`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); //格雷码转二进制 genvar i; wire [3:0] bin_out; assign bin_out[3] = gray_out[3]; generate for(i=2;i>=0;i=i-1)begin assign bin_out[i] = bin_out[i+1] ^ gray_out[i]; end endgenerate //二进制计数器 reg [3:0] bin_add; alway...

`timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter s0 = 3'd0, s1 = 3'd1, s2 = 3'd2, s3 = 3'd3, s4 = 3'd5; reg [2:0] cur_st,nxt_st; always @(posedge clk or negedge rst)begin if(rst == 1'b0) cur_st <= s0;...

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter s0 = 2'd0, s1 = 2'd1, s2 = 2'd2, s3 = 2'd3; reg [1:0] cur_st,nxt_st; always @(posedge clk or negedge rst) begin if(rst == 1'b0) cur_st <= s0; else cur_...

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***********// reg [2:0] cnt; reg clk_out5_r; always @(posedge clk_in or negedge rst) begin if(rst == 1'b0) cnt <= 3'd0; else if(cnt == 3'd4) cnt <= 3'd0; else cnt <= cnt + 1'b1...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg [2:0] cnt; reg clk_out7_r1,clk_out7_r2; always @(posedge clk_in or negedge rst) begin if(rst == 1'b0) cnt <= 3'd0; else if(cnt == 3'd6) cnt <= 3'd0; else cnt ...

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// reg [2:0] cur_st,nxt_st; parameter zero = 3'd0, half = 3'd1, one = 3'd2, onehalf = 3'd3, two = 3...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// reg [2:0] cur_st,nxt_st; parameter zero = 3'd0, half = 3'd1, one = 3'd2, onehalf = 3'd3, two = 3'd4, twohalf ...

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg clk_out2_r,clk_out4_r,clk_out8_r; always @(posedge clk_in or negedge rst)begin if(rst == 1'b0) clk_out2_r <= 1'b0; else...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [2:0] cur_st,nxt_st; parameter s0 = 3'd0, s1 = 3'd1, s2 = 3'd2, s3 = 3'd3, s4 = 3'd4; always @(posedge clk or negedge rst)begin if(rst == 1'b0) cur_st...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [2:0] cur_st,nxt_st; parameter IDLE = 3'd0, s0 = 3'd1, s1 = 3'd2, s2 = 3'd3, s3 = 3'd4, s4 = 3'd5; always @(posedge clk or negedge rst) begin if(rst =...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg [7:0] data_temp; reg flag; always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) data_temp <= 8'd0; else if(valid_in) data_temp ...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [11:0] data_temp; reg [1:0] cnt; always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) data_temp <= 12'd0; else if(valid_in) dat...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0] cnt; reg [127:0] data_temp; always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) cnt <= 4'd0; else if(valid_in) begi...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] data_cnt; reg [5:0] data_b_r; always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) data_cnt <= 3'd0; else if(data_cnt...