`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); always@(posedge clk or negedge rst_n )begin if(!rst_n) ready_a<=0; else ready_a<=1; end reg [5:0]buff; reg [2:0]cnt; always@(posedge c...

`timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); //*************code***********// parameter s0=0; parameter s1=1; parameter s2=2; parameter s3=3; reg [3:0]state; reg [3:0]next_state; always@(posedge clk or negedge rst )begin if(!rst) state<=0; else state&...

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_in_reg; always@(posedge clk or negedge rst_n)begin if(!rst_n) data_in_reg<=0; else data_in_reg<=data_in; end wire dm; assign dm=data_in&(!data_in_reg); always@(posedge clk or negedge rst_n)beg...

`timescale 1ns/1ns module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, output clk_out ); reg [$clog2(dividor):0] cnt1; reg clk1, clk2; //计数模块，计数到dividor-1归0，因为整个电路并行执行，复位后cnt为0， //第一个时钟上升沿到来时，cnt为0，整个电路同时工作；所以cnt为0时整个电路已经一起工作过一次。 always @ (posedge clk_in, negedge rst_n) begin if...

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); parameter s0=0; parameter s1=1; parameter s2=2; parameter s3=3; parameter s4=4; reg[3:0]state; reg [3:0]next_state; always@(posedge clk or negedge rst_n) begin if(!rst_n) state<=0; else state<=next_state...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr ,input [WIDTH-1:0] wdata ,input rclk ,input renc ,input [$clog2(DEPTH)-1:0] raddr ...

`timescale 1ns/1ns module huawei6( input wire clk0 , input wire clk1 , input wire rst , input wire sel , output wire clk_out ); //*************code***********// reg out0; reg out1; always@(negedge clk0 or negedge rst) begin if(!rst) out0<=0; else out0<=~sel&~out1; end always@(negedge clk1 or n...

`timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout ); //*************code***********// reg a1; reg a2; wire rst_o; always@(posedge clk or negedge rst_n) begin if(!rst_n) {a2,a1}<=0; else {a2,a1}<={a1,1'b1}; end assign rst_o=a2; always@(posedge clk or negedge rst_...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); wire ready_a; wire [7:0]bu; wire [7:0]fubu; assign fubu={data_in[7],~data_in[6:0]+1'b1}; assign bu=data_in[7]?fubu...

`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rclk ,input re...

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg[3:0] gray_out ); //格雷码转二进制 wire [3:0]bin_wire; assign bin_wire={gray_out[3],gray_out[2]^bin_wire[3],gray_out[1]^bin_wire[2],gray_out[0]^bin_wire[1]}; //二进制相加 reg [3:0]bin; always@(posedge clk or negedge rst_n) begin if(!rst_n...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0]data; reg [3:0]buff[7:0]; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin buff[0]<=0; buff[1]<=2; buff[2]<=4; buff[3]<=6; buff[4]<=8; buff[5]<=10; buff[6]<=12; buff[...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rclk ,input renc ,input ...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter s0=0; parameter s1=1; parameter s2=2; parameter s3=3; parameter s4=4; reg[2:0] state; reg[2:0] next_state; always@(posedge clk or negedge rst) b...