`timescale 1ns/1ns module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c ); reg[8:0]c; wire [8:0]out1,out2; wire [3:0]t1=4'b1100; wire [3:0]t2=4'b0101; cheng cheng_uut1( .in1(t1), .clk(clk), .rst_n(rst_n), .in2(a), .out(out1) ); cheng cheng_uut2( .in1(t2), .clk(clk...

`timescale 1ns/1ns module dajiang13( input [7:0] A, output [15:0] B ); //*************code***********// wire [15:0]buff [0:7]; assign buff[0]=A; assign buff[1]=A<<1; assign buff[2]=A<<2; assign buff[3]=A<<3; assign buff[4]=A<<4; assign buff[5]=A<<5; assign buff[6]=A<...

`timescale 100ps/100ps module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output sig_b ); //典型的慢采快问题，不能直接采集，需要展宽。 //展宽信号 wire sig_b; reg pluse_a; reg [1:0]pluse_r; always@(posedge clka or negedge rst_n)begin if(!rst_n) pluse_a<=0; else if(sig_a) pluse_a<=1; else if(plus...

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); //*************code***********// reg [3:0]buff; reg [7:0]cnt; always@(posedge clk or negedge rst)begin if(!rst) buff<=0; else if((cnt==3)|(cnt==7)) //实在不懂为什么复位后4个周期再...

`timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input [9:0]money, input set, input boost, output reg[9:0]remain, output reg yellow, output reg red ); always@(posedge clk or negedge rst_n )begin if(!rst_n) remain<=0; else if(set) remain<=remain+money; else i...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); reg [2:0]cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n) cnt<=0; else if(cnt==7) cnt<=0; else cnt<=cnt+1; end always@(posedge clk or negedge rst_n)begin if(!rst_n) Q<=0; else if(cnt<=3) Q&l...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); wire [3:0]gray; assign gray=data_in^(data_in>>1); reg [3:0]gray_d1; reg [3:0]gray_d2; always@(posedge clk_b or negedge brstn) begin if(!brstn...

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); integer i; reg [3:0]buff[7:0]; always@(posedge clk or negedge rst_n)begin if(!rst_n) begin for(i=0;i<8;i=i+1) ...

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); reg [2:0]cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n) cnt<=0; else if (cnt==5) cnt<=0; else cnt<=cnt+1; end always@(posedge clk or negedge rst_n)begin if(!rst_n) data<=0; else case(cnt)...

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// reg [3:0] cnt1; reg [3:0] cnt2; wire flag1; wire flag2; wire [3:0]cnt; assign cnt=cnt1+cnt2; ass...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// parameter money_0=5; parameter money_1=10; parameter money_2=20; reg d1_reg,d2_reg,d3_reg; always@(posedge cl...

`timescale 1ns/1ns module counter_16( input clk , input rst_n , output reg [3:0] Q ); always@(posedge clk or negedge rst_n)begin if(!rst_n) Q<=0; else if(Q==15) Q<=0; else Q<=Q+1; end endmodule

`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( input A , input B , input Ci , output wire S , output wire Co ); assign {Co,S}=A+B...

`timescale 1ns/1ns module add_4( input [3:0] A , input [3:0] B , input Ci , output wire [3:0] S , output wire Co ); assign {Co,S} = A +B + Ci; endmodule