`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// wire odd; wire even; wire check; assign odd=^bus; assign even=~odd; assign check=sel?odd:even; //*************code***********// endmodule

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 | S0&D3); endmodule module sel_exp( input A , input B , input C , output wire L ); wire Y1,Y2,Y3; data_sel uut1 ( .S0(B), .S1(A), .D0(...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0]state; reg [1:0]next_state; always @(posedge clk or posedge rst_n) if(rst_n==0) state<=2'b00; else state<=next_state; reg Y_reg; always @(*) begin case (state) 2'b00:begin if(C==1) begin next_st...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg[1:0]state; reg[1:0]next_state; wire [2:0]sel; assign sel={state,A}; always @(posedge clk or posedge rst_n) begin if(rst_n==0) state<=0; else state<=next_state; end always @(*) begin case (sel) 3'b000...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire Y2_n , output wire Y3_n , output wire Y4_n , output wire Y5_n , output wire Y6_n , output wire Y7_n ); assign Y0_n=~(~A2&~A1&~A0&E3&~E2_n&~E1_...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// wire[1:0] d1,d2,d3,d0; wire[1:0]sel; reg [1:0]mux_out; always@(*) begin case(sel) 2'b11: mux_out=d0; 2'b10: mux_out=d1; 2'b01: mux_out=d2; 2'b00: mux_out=d3; endcase end /...