`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); reg [1:0] data_en_r; always @(posedge clk_b or negedge brstn) begin if (!arstn) begin data_en_r <= 2'b00; // Reset data_en_r on reset end else b...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg [2:0] cnt_pos; reg [2:0] cnt_neg; wire clk_pos; wire clk_neg; always @(posedge clk_in or negedge rst) begin if (!rst) begin cnt_pos <= 'b000; end else if (cnt_po...

module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg cnt0; reg [1:0] cnt1; // Counter to track clock cycles reg [2:0] cnt2; // Counter to track clock cycles assign clk_out2 = cnt0; // Output clo...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [5:0] reg_a; reg [2:0] cnt; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin reg_a <= 6'b0; // Reset the register cnt &...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] reg_a; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin reg_a <= 4'b0; // Reset the register end else if (data_valid) begin reg_a <= {reg_a[2:0], data}; ...

//不重叠序列检测,舍去之前结果 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, // Match output output reg not_match // Not match output ); reg [5:0] reg_a; reg [2:0] cnt; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin reg_a <= 'b0; // Reset the r...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] reg_a; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin reg_a <= 8'b0; // Reset the register end else begin reg_a <= {reg_a[7:0], a}; // Shift in the new bit 'a' end end alwa...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] reg_a; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin reg_a <= 8'b0; // Reset the register end else begin reg_a <= {reg_a[6:0], a}; // Shift in the new bit 'a' end end alwa...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] state; reg [1:0] next_state; parameter S0 = 2'b00, S1 = 2'b01, S2 = 2'b10, S3 = 2'b11; // State transition logic always @(posedge clk or negedge rst_n) begin if (!rst_n) state <= S0; // Reset to i...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg [1:0] state; localparam S0 = 2'b00, S1 = 2'b01, S2 = 2'b10, S3 = 2'b11; // always @(posedge clk or negedge rst_n) begin // if (!rst_n) begin // Y <= 1'b0; // end // else if (state == S3) begin // Y <...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for (i = 0; i < 8; i = i + 1) begin : gen_for_loop assign data_out[i] = data_in[7-i]; // Invert each bit of data_in end endgenerate endmodule

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); //rom是组合逻辑访问 reg [3:0] mem[7:0]; reg [3:0] output_data; assign data = output_data; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin mem[0] <= 4'd0; mem[1] <= 4'd2; mem[2] <= 4'd4; mem[3...