`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); //data_cnt reg data_cnt; always@(posedge clk or negedge rst_n) begin if(!rst_n) data_cnt <= 0; else if(valid_in) data_cnt <= data_cnt+1; /...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); //data_cnt reg [1:0] data_cnt; always@(posedge clk or negedge rst_n) begin if(!rst_n) data_cnt <= 0; else if(valid_in) data_cnt <= (data_c...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); //data_in_old reg [23:0] data_in_old; always@(posedge clk or negedge rst_n) begin if(!rst_n) data_in_old <= 0; else if(valid_in) data_in...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); reg [1:0] cnt; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin cnt = 0; end else if (valid_a && ready...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output [5:0] data_b ); always@(posedge clk or negedge rst_n) begin if(!rst_n) ready_a <= 0; else ready_a = 1; end reg [2:0] cnt; always@(posedge clk or negedge rst_...