1.新建工程             2.设置工程路径、工程名和设计的顶层名后，点击"Next"          3.添加设计文件，同时将设计文件加入到工程中（如果此处不添加设计文件，可以在工程建立好之后，通过菜单选择"File"进行添加），点击"Next"进入下一步，如下图所示:             4.选择好FPGA系列，在此以型号EPM3128ATC100-10为例，两种方法选择:(1)通过系列、封装、管脚、速度选择；(2)直接在所有可见的器件选择；选择完毕，点击"Next"进入下一步:        ...

1.完成FPGA工程创建(参见"Quartus II 创建新工程"),设置空闲引脚状态,如果不设置,那么闲置的引脚状态不能确定,如下图所示:         2.将空闲的引脚设为输入,且状态为高阻态,如下图所示:         3.引脚设置,首先点击编译按钮,为后续软件识别管脚方向做准备,如下图所示:     再次点击下图按钮即可进入到管脚约束窗口,此时可以对管脚进行约束,即可对端口进行管脚分配(该过程请参考具体FPGA板的电路原理图):     完成管脚分配后,即可在FPGA管脚观测到具体的分配位置,如下图中红色原点所示:         4.管脚分配后对设计进行,完成...

【设计要求】   使用层次化设计方法，用VHDL语言设计四位二进制全加器，并进行仿真。      【设计目的】   考查对于VHDL元件例化语法的熟悉程度；   考查对于数字电路中全加器工作原理的理解；      【设计思路】   用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。   第一步：一位全加器；   第二步：多位全加器，在其中例化一位全加器实现；      1 一位全加器   a和b为两位二进制数据，cin为前级进位位，cout为当前计算后的进位位，sum为加法结果，电路结构和真...

重要说明     整个集成电路的设计和生产链路很长,相关专有名称很多;    本文对常见的集成电路相关的名词缩写进行了汇总,特别聚焦与集成电路设计领域,意在整理常用的数字电路/DC/PT/ICC/DFV/DFT/RTL/ATE相关方面的知识点,方便大家快速学习和掌握相关知识,方便大家查询;同时希望对学生将来的培训/面试等活动给予最大的帮助;    文章按照字母排序的方式进行编排,方便大家查询;    本次文章内容为第二次发布,我们将定期更新,逐步完善;    欢迎大家提供相关信息************,帮助我们逐步完善内容,方便更多的人查询和使用,感谢您的参与,谢谢!            ...

在使用Verilog进行设计过程中，经常会遇到某些条件判断语句中的分支没有执行，有些for循环仅执行一次的情况，特别是在过程性赋值语句中。其中很大一部分是因为错误使用了“；”导致的。因为Verilog源自C语言，根据其语言特性，“；”在Verilog中本身是一条单独的空语句，只是岂不进行任何具体操作而已，但是这样的特点造成了“；”可以出现在设计的很多地方，顺利的通过编译甚至仿真，引起不容易察觉的错误。本文将针对这种情况探讨其中原因，并以示例说明。       1  条件判断    在条件判断语句中，如果将“；”放置在条件判断语句之后，那么有可能导致不期望的结果，如下例期望条件为真时输出对应的消...

关于partition      本文针对常见的partition问题,做深入的分析和总结    涉及到partitioning的问题,属于LPS设计中的进阶问题,对程序设计有指导意义;属于代码设计和综合工程师必须掌握的知识点    某些情况下,partition的错误理解会对综合和后端实现产生严重的时序问题,大幅降低芯片性能的同时也会降低工具的综合效率,请大家正确理解和规范使用    从某种意义上讲,group&ungroup属于对代码设计中不合理的partition问题的补充解决方案,某些情况下会产生由于层次化问题导致的DFV问题,请谨慎使用    希望对大家的面试和工作有帮助  ...

Wire load model Vs Topographical Mode       针对 wire load model(WLMs模式)          Wire load model (WLMs)是厂家基于统计规律得出的一套模型.换言之,考虑到设计的不同,不是每个设计都完全满足       针对Topographical mode(DcT模式)           Topographical mode 减少了对 WLMs的依赖           针对版图信息做寄生参数的选择和优化,理论上更符合项目的实际情况           和最终的物理结果相比,时序收敛性的问题得到了很大的加强和...

快速扩充VECTOR所有位为1       【问题描述】   在使用Verilog进行设计时,经常会遇到多位向量需要全部填充为"1","x"或者"z"的情况,特别是在不指定位宽的时候，"'bx"或者"'b z"可以填充到矢量的所有位，但是"'b1"并不能得到期望的所有为位"1"的结果。本文针对这种情况，通过详细的示例解释其中原因，同时给出当向量位数不是2的倍数或者位数特别巨大时,如何能够正确的将"1","x"或者&q...

关于.synopsys_dc.setup      本文针对常见的.synopsys_dc.setup问题,做深入的分析和总结    环境变量的设置,属于LPS设计中的基本问题,属于必须掌握的知识点    环境变量的错误理解和设置,会产生灾难性的后果,请大家正确理解和规范使用    希望对大家的面试和工作有帮助      DC Startup File      以隐含文件的形式存在    存在于三个地方    工具严格按照1,2,3的顺序进行引导配置    存在优先级的问题,也就是说3的设置会更改1和2中的配置        DC Startup File       ①        De...

串行序列检测器           序列检测器经常作为一些集成电路涉及公司的面试题目，为此，本文以一个简单的序列示意该序列检测器的设计实现，对于类似的序列监测器的设计有普适的作用。   【设计说明】   设计一个"10110"串行数据检测器,使得输出序列中出现"10110"时,结果中就输出1,输入/输出示例如下所示：   输入：1011 0101 1001 0100   输出：0000 1000 0100 0000   【设计目的】   1.用状态机实现序列检测器的设计；   2.了解一般状态机的设计与应用；   【设计思路】   序列检测器是一种同步时...

说明     整个集成电路的设计和生产链路很长,相关专有名称很多.    本文对常见的集成电路相关的名词缩写进行了汇总,特别聚焦与集成电路设计领域,意在整理常用的数字电路/DC/PT/ICC/DFV/DFT/RTL/ATE相关方面的知识点,方便大家快速学习和掌握相关知识,方便大家查询;同时希望对学生将来的培训/面试等活动给予最大的帮助    文章按照字母排序的方式进行编排,方便大家查询    本次文章内容为第一次发布,我们将定期更新,逐步完善    欢迎大家提供相关信息************,帮助我们逐步完善内容,方便更多的人查询和使用,感谢您的参与!                 英文全...

说明      为了使参加DC/PT/DFT/ICC的学生达到一定的要求,方便老师合理安排进度达到一定的培训效果,特推出本试题；    本试题为自测试题,意在考察希望参加DC/PT/DFT/ICC学生的相关基础知识,覆盖数字电路基础/基本时序概念/简单Linux操作几个方面；    请准备参加相关课程培训的学生自测,满足70分以上允许报名参加相关培训课程；    未达到70分的学生,请及时补充和学习相关的数字电路/时序及基础/简单Linux课程,为参加下次培训做准备；    本微信公众号发布大量LPS相关的精品文章,每月有精品合集推出,方便大家学习和提高,请大家仔细阅读；    本试题的使用和...

关于path and path group     本文针对常见的path和pathgroup 问题,做深入的分析和总结     path 和path group 属于时序设计中的基本问题,属于必须掌握的知识点     希望对大家的面试和工作有帮助    Design and library objects     Ports Versus Pins       ‘Ports’ are the inputs and outputs of the current design       ‘Pins’ are the inputs and outputs of any cell that isi...

分析说明:   initial"块"在仿真开始时执行,开启进程procedure_0,创建一个对应的可执行的线程.该进程中开启了5个进程(ini_process_0、ini_process_1、ini_process_2、ini_process_3和ini_process_4),其中并没有哪个进程创建对应的可执行的线程,这5个进程顺序执行.在进程ini_process_1中开启了3个进程(bg_process_0、bg_process_1和bg_process_2),这三个进程也是顺序执行,当执行bg_process_2时,因为其所属的线程只有procedure_0(ini...