Verilog中的过程性语句结构主要有以下两种：     intial语句；    always语句；       在数字设计或者验证平台的搭建过程中，一个模块可以包含任意多个initial语句和always语句，并且这些语句在同一个模块中是并行执行的（需要注意避免竞争情况出现，特别是多个进程对同一个信号的控制）。两者的主要区别如下表所示：       initial     always       不可综合，可用来构建仿真平台和仿真模型     可综合       仿真0时刻开始运行，并且按照其中指定的序列顺序执行     仿真0时刻开始运行，可以按照其中敏感信号列表的变化反复执行    ...

使用Verilog进行数字设计，经常需要对部分代码进行切换编译或者针对不同的配置选择不同的代码进行编译的情况，使用Verilog的条件编译方法和generate可以实现Verilog代码的选择。关于generate可参考之前发布的topic（链接：关于generate用法的总结），本文主要对条件编译命令和条件编译命令与generate的区别进行示例分析。      1. `ifdef-`endif 和`ifndef-`endif   因为`ifdef和`ifndef作用类似，只是成立条件相反，以下仅对`ifdef进行说明。   格式一：        `ifdef 宏名标识符        ....

Verilog中generate语句允许在解析阶段（Elaboration-time）对某些语句进行选取或者重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。解析阶段是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。本文将对generate的几种机构进行示例说明.      1.generate语法结构  ·定义genvar，作为generate种的循环变量。 ·generate语句中定义的for语句，必须要有begin，为后续增加标签做准备。 ·begin必须要有名称，也就是必须要有标签，因为标签会...

Verilog中对于未声明线网的处理一方面极大地简化了大规模设计或者网表中各模块的互联，另一方面如果使用不当也将会导致设计逻辑功能的异常。例如，线网连接到指定宽度端口的设计时，仿真后发现该矢量端口仅有最低位发生变化，其余各位未发生预期的变化。本文将对未声明线网在引起的此种情况以具体示例进行分析说明。   【示例】     仿真结果：        通过仿真我们可以总结出以下特点：   1.未显示声明的线网名与包含该线网的模块端口名一致，此时线网的宽度与该端口的宽度一致，如下例中add4x4中例化的u2_buf的in2，在add4x4中并未对in2进行声明，但是模块端口的定义中已经隐含了该线网的...

typedef是SystemVerilog引入的一种简化类型定义的关键字,例如在一些程序中将integer定义为INT等,而define主要用于定义一些在设计过程中不经常修改的宏,例如位宽WIDTH等.本文将针对两种方式分类示例说明.   1 define   预处理指令(preprocessor directives)是由预处理器解释的,预处理器读入源代码,根据预处理指令对使用宏的代码部分进行文本替换修改,然后把修改后的源代码递交给编译器,以进行代码的编译操作.本文要描述的define就属于一种预处理指令.      格式:   `define text_macro_name macro_t...

Abstract   $test$plusargs和$value$plusargs作为进行Verilog和SystemVerilog仿真运行时调用的系统函数，可以在仿真命令中直接通过进行赋值的方式将参数传递进入到设计中，并且不局限于不同仿真器对于参数在仿真命令中定义格式不同的限制，也避免了调换参数带来的频繁编译等问题。使用这两条函数对于搭建测试平台有一定的便利，同时对于理解Factory中用例是如何传递进ProxyClass有一定的帮助。       本文将对$test$plusargs和$value$plusargs使用过程中遇到的问题进行小结。      Introduction   首先...

经常有人在仿真时发现使用不同的仿真工具进行仿真时，代码中指定的延迟在仿真中表现出来的延迟不一致。这是因为不同的的仿真工具默认情况下使用了不同的延迟单位和精度造成的。究其根本主要是因为设计代码中缺失了时间单位和精度的指定。为此本文将对造成这种现象主要原因进行示例分析。       1 `timescale   格式：      `timescale time_unit / time_precision       time_unit          - 指定了设计中的时间单位；       time_precision - 指定了设计中时间的精度；       例如：          `ti...

Abstract   在Verilog中文件操作主要涉及对特定文件或者变量的读写访问操作,通过这些操作可以极大地方便仿真验证工作.下文将针对经常使用到的一些函数进行示例说明介绍.      Introduction   1 文件的打开与关闭   1.1 $fopen    格式：function integer fopen(string filename,string access_mode);    filename      - 将要被操作的文件名    access_mode  - 文件被访问的模式（如下表所示）   如果文件打开成功,则函数将返回一个32位整数的文件描述符,如果打开失败...

iming Borrow技术又称为cycle stealing技术,其原理主要是利用latch的电平敏感特性,通过有效电平获取数据再通过无效电平保持被锁存的数据,主要用于解决路径时序不满足电路要求的情况.   本文为描述方便使用的latch为高电平有效,latch的使能信号为clk,在clk为高电平时输入被传输到输出,其中clk变为有效的边沿称为opening edge,clk变为无效的边沿称为closing edge.根据数据到达latch输入端的先后可分为三种情况:    1> 数据先于使能信号有效前;   2> 数据在使能信号有效和失效之间到达;   3> 数据在使能信...

在面向对象的设计中，经常会需要创建一个独一无二，只能有一个实例的对象，这种模式经常用于缓存（Cache）、线程池（threadpool）、注册表（registry）等，通过这个独一无二的对象就可以很容易的找到一个全局的访问起点。可能会有人认为也可以通过全局变量的方式实现全局的访问，但是全局变量一般情况下需要在程序一开始创建好，那么如果需要创建的这个全局变量比较耗费资源，且程序一开始并不会使用它，将会造成资源的浪费。为此，利用面向对象程序设计中的静态变量、静态方法和适当的修饰符实现的singleton pattern class就可以实现在需要时才构建对应的对象。   在面向对象程序设计中，通常...

使用工厂模式可以动态的生成对象,能够封装具体类型的实例化操作,通过让子类型决定要创建的对象达到将对象创建的过程封装的目的.工厂机制不仅是OO的精华,也是UVM的基石,通过Factory机制实现了通过字符串创建实例，面对UVM测试平台中众多的组件，使用该机制可以方便实现组件的注册和创建，极大地简化了测试平台的搭建，可以说，Factory贯穿每一个UVM测试平台的始终，因此其重要性可见一斑。为此本文将以具体示例叙述工厂机制的基本原理。   在UVM中，一般使用工厂机制主要实现以下几个操作：    1.注册；   2.实例化；   3.重载（通过类型或者名称进行重载）；        为了简化UVM...

VCD(ValueChange Dump)是用ASCII记录了被选择信号在仿真过程中的变化情况,同时还记录了一些测试向量生成时的仿真信息,例如仿真时间精度等.目前常用的VCD主要有两种格式:   四值格式:记录了信号的数值变化情况,这里的数值仅包含0,1,x,z,不包含相关信号强度的信息;   扩展格式:记录了信号数值变化的所有情况;   本文仅以四值格式VCD为例进行详述.           1 VCD生成常用的系统任务   在Verilog中尝试用以下的系统任务保存测试向量VCD.   1.1 $dumpfile   该任务主要用来指定要生成的VCD文件名.   【示例】        ...

本文主要介绍HDL语言中常用的逻辑强度模型,并且以Verilog示例为主,最后介绍VHDL中常用的各种逻辑值系统.      Verilog中提供了大量的模型用于模拟具体的硬件电路,例如and,or,nmos等,同时为了更加精确的模拟具体的电路信号强弱变化情况、信号的传输、充放电等行为,依据信号的逻辑强度模型,用不同的信号强度描述信号在电路传输中的状态,用以进一步提高仿真的精确度,特别是对于分析多种驱动来源同时驱动同一线网时产生的赋值冲突问题和被驱动信号的最终属性很有帮助.这种信号强度的变化在Verilog中是用逻辑强度模型来进行模拟的,并且这种逻辑强度模型按照电平的高低主要分为两大类:str...

检验自己的DC/PT/DFT/ICC水平       本文为物理综合面试系列(16篇)的最后一篇文章,皆在给学员提供一个检验自己物理综合水平的平台和环境.      本文针对设计中常见的时序现象,精心设计了电路.意在通过电路的实现,体现给大家正确的设计方法和ASIC流程      本电路充分考虑到了国内目前的ASIC水平,难度偏难,请大家根据自己的目标合理选择方法和策略      本电路的代码及实现方法,满足从RTL到GDS2的设计需求     本电路的物理实现,涉及DC,DFT,MBIST,EDT,PT,ICC等相关内容,可以视为成熟设计的具体物理实现      欢迎大家积极参与,并对本案例...