关于物理综合   物理综合基本面试系列【1】   物理综合基本面试系列【1】推荐答案   物理综合基本面试系列[【2】multicycle       关于物理设计   物理设计基本面试系列【1】udsm后端设计总结       关于可测试性设计   可测性设计基本面试系列【1】   可测性设计基本面试系列【1】推荐答案(上)   可测性设计基本面试系列【1】推荐答案(下)   可测性设计基本面试系列【2】_关于测试覆盖率   可测性设计基本面试系列【3】_关于Memory Modeling   可测性设计基本面试系列【4】_关于Rombist       欢迎大家点赞转发哦~ ，本文原发于微...

Coverage Overview     随着芯片规模越来越大，集成的功能越来越多，一次性流片费用的增加，市场竞争的日益激烈，如何在验证和测试中解决判断验证充分性和完备性的问题逐步成为业界验证工作的热门话题。     并且伴随验证技术的进一步发展，验证技术也发生了巨大的变化，覆盖率作为其中一种判断验证充分性的手段已经被广泛的应用在集成电路的设计验证工作中。     本文将主要介绍设计验证工作中经常遇到的覆盖率的基本概念，希望对需要的朋友有所帮助。                                          Test Coverage    Fault Coverage ...

关于EmbeddedMemories      随着半导体工艺的发展,可测性技术(DFT)成为每个芯片在设计中必须考虑的问题      如何高效和高质量的测试芯片中的内嵌Memory,成为DFT技术中的关键技术     本文针对rombist中的Memorymodel的产生算法和结果做一个分析和总结      实际案例的具体分析和计算      希望对大家的面试和工作有帮助    MBIST Architect Architecture      General Memory bist structure :         When Should we Use Memory BIST?   ...

在使用Verilog进行设计的过程中，使用task和function在同一个module中多次调用，充分提高了代码的复用性，有效增强设计的可维护性和复用性，可以避免不同模块间代码复制导致的不必要的错误。本文主要探讨task和function的使用以及两者之间的异同点。   1    task    定义不能出现在过程性语句快中，但是必须在“module-end”结构中。   格式一：          格式二：            task可以没有或者有一个或多个参数，值通过参数传入和传出task。输入输出在任务开始处声明，且输入与输出信号的排列顺序决定了task被调用时传递参数的顺序。在使...

在使用Verilog建模组合逻辑时，经常会使用“@*”的方式实现将进程中素有输入信号隐含加入到敏感信号列表中。但是如果该进程中包含对函数的引用时，尽管使用“@*”，综合前后的仿真结果还是有出现不一致的情况。本文将对此进行示例说明。      1  问题示例   Verilog中可以在always后使用“@*”来代替冗长的敏感信号列表，这样做虽然在一定程度上可以保证仿真和综合的一致性，但是在一些情况下并不完全正确。例如下例，其中的函数引用了全局变量start，期望在start或者value发生变化时分别输出不同的仿真结果和信息：       仿真后的结果和信息如下：             在5...

进行组合逻辑建模的时候，经常会遇到在过程性语句中的程序对数组中索引或者元素值变化进行相应的操作，但是在实际的建模过程中，经常会遇到因为以错误的方式在敏感信号列表中使用数组导致仿真结果与期望不一致的情况。本文将就此示例说明。       1.数组的构成   格式：       type [MSB3:LSB3][MSB4:LSB4] array [MSB1:LSB1][MSB2:LSB2]       例如：       reg [0:3][0:7] mem[0:1][0:2]       其结构如下图：            说明：为了叙述方便，文中以标识符左侧为数据部分索引，右侧为地址部分索引...

关于测试覆盖率     随着半导体工艺的发展,可测性技术(DFT)成为每个芯片在设计中必须考虑的问题       测试覆盖率作为DFT技术中的关键指标,受到多种因素制约       本文针对测试覆盖率的产生算法和结果做一个分析和总结       实际案例的具体分析和计算       希望对大家的面试和工作有帮助          What is DFT ?            DFT strategies that :            Improve quality by detectingdefects            Make it easier to generatevec...

在Verilog中,标识符是大小写敏感的(参考之前大小写topic),标识符的长度一般不要太长,尽量遵守相关的编码规范,达到名副其实即可.通常标识符一般分为以下两种:   简单标识符（simple identifier）；   转义标识符（escaped identifier）；       1.简单标识符   在Verilog中简单标识符一般由字母、数字、下划线和$组成，第一个字符不能是数字或者$，但可以是字母或者下划线，并且不能与Verilog中的关键字相同（建议与其他硬件设计验证语言中的关键字也进行区别）。   【示例】       data_out;   // ok       _da...

关于UDSM       随着科技的发展,65nm及65nm以下的工艺节点成为设计的主流    随着工艺的发展,绝对的物理变异导致相对较大的电气特性变异    随着工艺的发展,时序收敛变得越来越困难    可制造性的问题(DFM)变得越来越关键    本文针对UDSM后端设计中的问题,做一个分析和总结希望对大家的面试和工作有帮助    UDSM下工艺库，从90nm往下,library更新为 CCS(Composite Current Source)模型，相比以前的NLDM模型,CCS更精确              时序,功耗,噪声的完美结合,包含以下信息                   ...

在Verilog中，对于未指定线网类型的隐性线网默认的类型为wire，如果没有对线网进行上拉或者下拉操作，那么其状态为高阻态，即“Z”。对于特定设计在后端实现时会对相应的端口进行上下拉操作，为了保持这种特性，除了显示声明线网类型为tri0或者tri1等外，还可以通过编译命令实现端口上下拉。本文将对通过编译命令实现线网类型的设置进行示例。       1.`default_nettype   格式：`default_nettypenet_type   其中net_type可以是：wire、tri1、tri0、wand、triand、wor、trior、trireg、none等。   该命令用于隐...

在使用Verilog进行数字设计或者构建验证平台时,如果连接模块端口的线网或变量的宽度与端口定义的宽度不一致,在进行仿真时将有可能出现逻辑功能与期望不一致的情况，本文将对此类情况进行示例分析。       首先，在IEEE 1364-2001中，模块的端口对于信号的传输类似于连续赋值语句对于信号的传递，因此，对于连续赋值语句的要求也适用于信号通过端口的传递过程（对此可以理解，在具体物理实现后的是不存在模块端口的，信号将通过线网在电路中传输）。其次，Verilog中，与输入端口（input）和双向端口（inout）连接的数据类型只能是线网类型，和输出端口连接的可以是线网类型也可以是变量类型（具体...

线网(net)作为Verilog语言中两种主要数据类型之一(变量数据类型和线网数据类型),主要用来模拟数字设计中连接多个不同模块或者模型的物理连线,因此线网是不存储数据的(除了trireg类型),仿真时线网上显示的数据由驱动该线网的驱动源决定的。如果线网没有被有效驱动,那么其上表现出来的数据是高阻态(除了trireg)。同时同一个模块中不允许对同一个线网进行多次声明。       在仿真验证的过程中经常会遇到未声明的标识符在仿真过程中有时会报出错误信息或者警告信息，但是有时又不会出现任何信息，那么在什么情况下会给出对未声明的标识符的相关错误或者警告信息呢？本文将以示例进行讨论。       针...

在SystemVerilog中为了实现对于数组的动态操作引入了队列和动态数组，两种数据结构都能够根据需要动态的控制数组的大小，可以存储的数据类型也十分丰富，那么如果想实现队列和动态数组之间的相互存储应该如何实现呢？希迈纳将示例实现队列和数组之间的相互存储。        1、队列中的元素为动态数组   【示例】            【仿真结果】         在上述示例中，通过typedef定义了自定义string类型的动态数组CHINA，然后声明了一个队列qarr，其中元素类型为CHINA。因为CHINA是动态数组，所以可以通过’{}的方式对其进行初始化。又因为qarr的每个元素类型为C...