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题意整理          题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值， 当连续的六个输入值符合目标序列表示序列匹配，当六个输入值的一个或多个不符合则表示序列不匹配。   值得注意的是：题目要求以六位数据为一组，不同于常见的序列检测，要求检测重复序列，在画状态转移图时要注意，例如第一位不匹配，不应该返回到初始状态去进行第一位的判断，因为此时的输入是第二位数值，题目要求不对该数值做判断，而需要等到六个时钟周期之后，即第七位数据（第二组数值的第一位）再判断是否匹配目标序列的第一位。   题解主体   &nb...

题意整理          题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值，题目要求检测前三位和后三位，不要求检测中间三位，如果把如果把中间的XXX,分别列出：000，001，010，011，100，101，110，111，分别检测，代码过于累赘，考虑分别检测前三位和后三位，分成两个小段的序列检测。当前三位信号和后三位信号同时匹配时，把匹配信号match拉高。   值得注意的是：当前N位数值匹配则N+1位是否匹配，当出现某一位不匹配时，注意不一定从第一位开始重新判断，例如出现前两位数值为01，第三位数值出现...

题意整理          题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值，当连续8个时钟周期中a的值依次为01110001，判断a出现目标序列，把匹配信号match拉高。   值得注意的是：当前N位数值匹配则N+1位是否匹配，当出现某一位不匹配时，注意不一定从第一位开始重新判断，例如出现前五位数值为01110，第六位数值出现1，不匹配目标序列，但第五，第六位数值符合第一，第二位数值，可以继续判断下一位是否匹配目标序列的第三位，而不需要从第一位开始。   题解主体      &...

题意整理          题目要求检测输入信号a的边沿，即当a信号的值从0跳变到1，视为出现上升沿，把指示信号rise拉高；当a信号的值从1跳变到0，视为出现下降沿，把指示信号down拉高。其余时刻两个指示信号因保持0。   题解主体          检测信号a的边沿需要缓存信号前一时刻的值，例如记为a_tem。当前一时刻为0，这一时刻为1，说明信号出现上升沿，即 a&&!a_tem = 1; 当前一时刻为1，这一时...

题解主体          要实现ROM，首先要声明数据的存储空间，例如：[3:0] rom [7:0]；变量名称rom之前的[3:0]表示每个数据具有多少位，指位宽；变量名称rom之后的[7:0]表示需要多少个数据，指深度，注意这里深度为8，应该是使用[7:0]，而不是[2:0];          声明存储变量之后，需要对rom进行初始化，写入数据，然后将输入地址作为rom的索引值，将索引值对应的数据输出。   可以按照如下的方式开辟存储空间，并进行数...

题意整理   本题要求根据题目提供的状态转换图实现同步时序电路，要求使用D触发器。   题解主体   本题提供的是状态转换图，可采用状态机实现，也可采用列激励方程、输出方程，进而用D触发器和组合逻辑电路实现。本题解采用第二种方案实现。   由状态转换图可得出，电路共4个状态，所以使用2个寄存器来实现状态的寄存。两个寄存器的输出为Q1和Q0，两个寄存器的输入为D1和D0。可列出状态转换表如下：      由状态转换表可列出激励方程如下：         输出方程如下：       根据激励方程和输出方程以及思路整理，关键电路如下：            将电路转换成Verilog代码描述如下： ...

题意整理   本题要求根据时序电路的状态表实现同步时序电路，要求使用D触发器。   题解主体   基础的时序电路设计，可采用列激励方程、输出方程，进而用D触发器和组合逻辑电路实现的方案。   由状态表可得出，电路共4个状态，所以使用2个寄存器来实现状态的寄存。两个寄存器的输出为Q1和Q0。   由状态转换表可列出激励方程如下：         输出方程如下：      表中的Qn表示现态，Qn+1表示次态   根据激励方程和输出方程以及思路整理，关键电路如下：        将电路转换成Verilog代码描述如下：   reg Q1 ; reg Q0 ;...

题意整理   本题要求根据4选1数据选择器的逻辑符号设计选择器电路。   题解主体   根据逻辑表达式，可列出真值表如下：       A     B     C     L       0     0     0     0     L=0       0     0     1     0       0     1     0     0     L=C       0     1     1     1       1     0     0     1     L=~C       1     0     1     0       1     1     0     1     L...

题意整理   ②需要将L=(~A)·C+A·B 逻辑式转换为最小项的形式。   题解主体   ②实现逻辑表达式     38译码器的输出实际上包含了输入A2  A1  A0组成的所有最小项，而该逻辑表达式作为组合电路，其输出最终可化简为最小项的形式。   由于译码器的输出为最小项取反，而逻辑函数可以写成最小项之和的形式，故可以利用附加的门电路和译码器实现逻辑函数。   由逻辑表达式可得出，输出L的逻辑表达式用最小项表示为：   L = m1+m3+m6+m7   由于译码器的输出为最小项取反，下面需要将表达式中的最小项转换为最小项取反的形式。根据反演定理，转换结果...

题意整理   ①本题要求根据38译码器①的功能表实现该电路，同时要求采用基础逻辑门实现，那么就需要将功能表转换为逻辑表达式。   题解主体   ①38译码器   根据该电路的真值表，可列出逻辑表达式，最简结果如下。    Y0_n = ~(E·(~A2)·(~A1)·(~A0));   Y1_n = ~(E·(~A2)·(~A1)·(A0));   Y2_n = ~(E·(~A2)·(A1)·(~A0));   Y3_n = ~(E·(~A2)·(A1)·(A0));   Y4_n = ~(E·(A2)·(~A1)·(~A0));   Y5_n = ~(E·(A2)·(~A1)·(A0)); ...

题解主体   3-8译码器实现全减器   38译码器的输出实际上包含了输入A2  A1  A0组成的所有最小项，而全减器作为组合电路，其输出最终可化简为最小项的形式。   由于译码器的输出为最小项取反，而逻辑函数可以写成最小项之和的形式，故可以利用门电路和译码器实现逻辑函数。   需先列出全减器的真值表。       A     B     Ci     D     Co       0     0     0     0     0       0     0     1     1     1       0     1     0     1     1       ...

题意整理   ②使用2片编码器Ⅰ实现16线-4线优先编码器，要注意EI和EO端口的连接。   题解主体   ②16线-4线优先编码器     根据功能表，可画出两片编码器Ⅰ的电路连接图如下：            当EI1=0时、U1禁止编码，其输出端Y为000，GS1、EO1均为0。同时EO1使EI0=0，U0也禁止编码，其输出端及GS0、EO0均为0。由电路图可知GS=GS1+GS0=0，表示此时电路输出端的代码L=0000是非编码输出。   当E=1时，U1允许编码，若A[15:8]均无有效电平输人，则EO1=1，使EI0=1，从而允许U0编码，因此U1的优先级高于U0。   此时A[1...

题意整理   ①本题要求根据编码器的功能表设计编码器电路。   由功能表分析可得出，电路的输入端口是：EI、I[7:0]，输出端口是：Y[2:0]、GS、EO。   题解主体   ①优先编码器Ⅰ   分析编码器的功能表：   当El=1时，编码器工作：而当E1=0时，禁止编码器工作，此时不论8个输入端为何种状态，3个输出端均为低电平，且GS和EO均为低电平。   只有在EI为1，且所有输入端都为0时，EO输出为1.它可与另一片编码器的EI连接，以便组成更多输入端的优先编码器。   GS的功能是，当EI为1，且至少有一个输入端有高电平信号输入时，GS为1.表明编码器处于工作状态，否则GS为0，由...

题意整理   ②用此编码器实现键盘的编码电路。   注意：编码器的输出是低电平有效，而键盘编码电路输出的是正常的8421BCD码，是高电平有效。   编码器的输入端是9个，键盘共10个按键，需要特别考虑。   题解主体   ②实现键盘编码电路   用S_n[0]~S_n[9]表示10个按键，分别对应编码器的10个输入端，工作状态用GS表示，当有按键按下时，GS是1，当无按键按下时，GS是0.   需要考虑的是如何将10个按键对应到编码器的9个输入端。   画出此键盘编码电路真值表。       S_n[0]     S_n[1]     S_n[2]     S_n[3]     S_n[4]...

题意整理   ①本题要求根据编码器的真值表设计编码器电路。   注意真值表中I0~I9的位置，不要看反   题解主体   ①优先编码器   本优先编码器，可采用case语句实现，注意到真值表中，出现了x状态，所以考虑采用casex语句实现。casex语句的真值表如下：        由真值表可以看出，当选择端是x时，输入端是任何状态，输出都将是1.   根据优先编码器真值表，可写出如下Verilog：        always @(*)begin    casex(I_n)       9'b...