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题解主体      首先设置一个倒计时的计数器，每个时钟计数器输出减一，当计数器计数到0时，切换切换显示灯颜色，同时重置计数器为相应颜色的持续时间。 每个颜色的指示灯都会持续一段时间，可以取指示灯信号变化的上升沿作为状态转移的触发条件。上升沿的获取可以通过缓存一个时刻的数值，当当前时刻为1，前一时刻为0时，表示上升沿出现。      reg p_red,p_yellow,p_green;        //用于缓存信号灯的前一时刻的数值...

题解主体   4bit流水线乘法器的设计采用乘法竖式运算的思想，本质是将乘法运算转换为加法运算。具体实现思路如下图：        最后的temp0、temp1、temp2、temp3的相加结果就是相乘结果。        Verilog代码描述如下：     reg [7:0] addr01; reg [7:0] addr23;   wire [7:0] temp0 ; wire [7:0] temp1 ; wire [7:0] temp2&n...

题意整理   约翰逊计数器，亦称扭环形计数器，每次状态变化时仅有一个触发器发生翻转，译码不存在竞争冒险，在n（n≥3）位计数器中，使用2n个状态，有2^n-2n个状态未使用；   题解主体   扭环形计数器一方面保持移位寄存器的特点，另一方面又能提高触发器的利用率。   它是将末级的反相输出端反馈到第一级的输入端。   4位扭环形计数器实现电路如下：            根据电路设计，Verilog代码描述如下：     module JC_counter(    input      &nb...

题解主体          要实现RAM，首先要声明数据的存储空间，例如：[3:0] rom [7:0]；变量名称ram之前的[3:0]表示每个数据具有多少位，指位宽；变量名称ram之后的[7:0]表示需要多少个数据，指深度，注意这里深度为8，应该是使用[7:0]，而不是[2:0];          声明存储变量之后，需要对ram进行初始化，写入数据，当write_en有效，向write_addr写入write_data，当read_en有效，根据输入的...

题解主体   单口RAM的实现原理：   建立一个reg的数组，将数据存储进来，进行的是读、写互不干扰的读写机制，即要么读要么写。这个时侯需要设置enb，进行读写的开关控制。需要注意的是，写是对寄存器进行写，因此必须有时序电路构成。          硬件代码如下：        reg [3:0]mem[127:0];       integer i;       always @(posedge clk or negedge rst) begin        ...

题意整理          题目要求编写一个十进制计数器，即输出数值number每次变化1，在0-9之间循环。根据mode信号的值，更改输出数值number的变化方向。可以将mode作为判断条件，使用if-else语句实现不同的变化方向。   题解主体          首先确定zero的取值逻辑，在默认情况下为0，当number=0时，zero值为1。       always @(posedg...

题意整理          题目要求编写一个十六进制计数器，即输出数值number每次变化1，在0-15之间循环。set信号的值为一时，将输出数值num置为set_num。   题解主体          首先明确number的取值逻辑，声明number变量为4位无符号数，数值每个时钟加一，则每次数值达到15，下一个时钟因为位宽的限制，自动变为1，可以实现十六进制计数。当set信号为1时，将set_num的值赋给number。     &nbsp...

题解主体          首先确定second的取值逻辑：当minute=60时停止计数，即保持second为0；当second=60时，下一个周期second置为1。其余情况second 等于前一时刻的值加一。           always @(posedge clk or negedge rst_n)              &nbsp...

题意整理   本题要求实现跨时钟域的脉冲转换电路，将快时钟域的脉冲转换到慢时钟域。题目描述中已指示，无需担心快时钟域的脉冲间隔太近问题   题解主体   实现电路如下。        上图中最左端的数据选择器和寄存器，组成了快时钟域下的翻转电路；中间的两个寄存器是两级同步器；最后一个寄存器和异或门组成边沿检测电路。   根据电路设计，Verilog代码描述如下：     reg         Q_fast; always @(posedge clk_fast or&nbsp...

题意整理   本题要求实现的是MUX同步器，可用于多bit数据同步。   题解主体   实现电路如下。           (1)对单比特的数据有效标志信号在clk_b时钟域打两拍   (2)将同步后的数据有效标志信号作为多路选择器的选通信号，由于data_en的时序等同于 data_in，也就保证了data_in已经对齐   根据电路设计，Verilog代码描述如下：     reg       reg_data_en ; reg [3:0] reg_data_in ; a...

题解主体   格雷码计数器，分为三部分进行设计，格雷码转二进制、加法器、二进制转格雷码。    格雷码转二进制将格雷码转换为二进制，并将值输出用于加法器进行加法运算，然后将加法运算结果通过二进制转格雷码转换为格雷码，最后将格雷码进行输出，同时将结果输出到格雷码转二进制作为输入，形成一个计数功能。    格雷码转二进制码的基本思路：   格雷码转二进制是从左边第二位起，将每位与左边一位二进制码的值异或，作为该位二进制码后的值（最左边一位依然不变）。   二进制码转格雷码的基本思路：   从最右边一位起，依次将每一位与左边一位异或（XOR），作为对应格雷码该位的值，最左边一位不...

题意整理   本题要求实现同步FIFO，FIFO的位宽和深度可配置。   题解主体   设计FIFO的时候一般需要考虑的有两点：   1.        FIFO的大小 FIFO的大小指就是双端口ram的大小，这个可以根据设计需要来设置。   2.        FIFO空满状态的判断 FIFO空满状态的判断通常有两种方法。       a、FIFO中的ram一般是双端口ram，所以有独立的读写地址。因此可...

题意整理   本题要求实现异步FIFO，FIFO的位宽和深度可配置。   题解主体        异步FIFO结构如上图所示   1. 第1部分是双口RAM，用于数据的存储。   2. 第2部分是数据写入控制器   3. 第3部分是数据读取控制器   4. 读指针同步器      使用写时钟的两级触发器采集读指针，输出到数据写入控制器。   5. 写指针同步器      使用读时钟的两级触发器采集写指针，输出到数据读取控制器。   本题解采用的空满判断的方式是用格雷码的比较来产生空满信...

题解主体   1、确定题目要求       首先，存在S0~S4的四个态，需要注意的是S4到S0的转换和S4到S1的转换，发现对于S4输出flag为1的时候输入是什么无所谓，说明最后的输出控制是由现态单独控制的，因此是摩尔机。               1     0       现态代号     次态代号     次态代号       S0     S1     S0       S1     S2     S1       S2     S3     S2       S3     S4     S3       S4     S1     S0       蓝色代表输出，摩尔机最后添加...

题解主体   1、确定题目要求       首先，存在S0~S3的四个态，需要注意的是S3到S0的转换是1/1，说明最后的输出控制是由输入和现态共同控制，因此是米勒机。               1     0       现态代号     次态代号     次态代号       S0     S1     S0       S1     S2     S1       S2     S3     S2       S3     S0     S3             知识补充：   一般来说，两段式和三段式的描述方法主要是针对摩尔机来讲的，个人认为，写硬件代码不需要纠结于具体是哪一种状...