TCGCPUOps static const struct TCGCPUOps riscv_tcg_ops = { .initialize = riscv_translate_init, .synchronize_from_tb = riscv_cpu_synchronize_from_tb, .restore_state_to_opc = riscv_restore_state_to_opc, #ifndef CONFIG_USER_ONLY .tlb_fill = riscv_cpu_tlb_fill, .cpu_exec_interrupt = riscv_cpu_exec_interr...

cpu_exec_loop函数流程概述cpu_exec_loop是TCG执行的主要循环函数，负责处理异常、中断和TB（Translation Block）的查找执行循环1. 异常处理外层循环函数首先进入异常处理循环，通过cpu_handle_exception检查是否有待处理的异常 cpu-exec.c:921  /* if an exception is pending, we execute it here */ while (!cpu_handle_exception(cpu, &ret)) 如果有异常需要处理，函数会退出并返回相应的异常码 cpu-exec.c:686-749 ...

抢占调度 Figure 4-6中，优先级较低的任务T2不会延迟优先级较高的任务T1的调度。 不可抢占调度 Figure 4-7中，优先级较低的任务T2会延迟优先级较高的任务T1，直到下一次重新调度点（在本例中为任务T2的终止）。 优先级反转 Figure 8-1展示了两个任务对一个信号量进行访问时的调度顺序（在一个完全抢占式系统中，任务T1具有最高优先级）。  优先级较低的任务T4占用了信号量S1。 T1抢占T4并请求访问同一个信号量。 由于信号量S1已被占用，T1进入等待状态。 此时，优先级较低的T4被中断，并被优先级介于T1和T4之间的任务抢占。 只有在所有优先级较低的任务都已终止，并且信...

ISR—CAT1：ISR1不使用操作系统服务。在ISR1执行完毕后，处理过程会精确地从发生中断的指令处继续，也就是说，中断对任务管理没有影响。这类ISR1的开销最小。 ISR-CAT2：OSEK操作系统提供了一个ISR2框架，用于为专用用户例程准备一个运行时环境。在系统生成过程中，用户例程被分配给相应的中断。

对比300Mhz与400Mhz单板一、固定前提：计算时钟周期时钟周期 T=1/300 MHz ​=1/300×106 Hz1≈3.333 ns这是固定值300 MHz 单板的每一个时钟滴答约为 3.33 纳秒。时钟周期 T=1/400 MHz=2.5 ns（固定）400 MHz 单板的每一个时钟滴答约为 2.5 纳秒。二、关键变量：CPI（每条指令的时钟周期数）单指令的实际耗时 = CPI * T理想流水线 RISC（无阻塞）1≈ 3.33 ns如 ARM Cortex-M0/M4 的简单算术指令（add、mov），流水线无阻塞典型 RISC 访存指令（缓存命中）2~3≈ 6.67~10 ns...

Cortex-M 为异常分配了优先级（数值越小，优先级越高）part1Reset：重启NMI：watchdogpart2HardFault：兜底操作MemManage：内存访问相关错误BusFault：总线错误，如果未使用MPU防护Mem，可能导致BusFaultUsageFault：指令集错误part3SVCall：系统调用PendSV：用于上下文切换（退出ISR时，恢复上下文）当操作系统的调度器决定切换任务时，通过设置 SCB->ICSR 寄存器的 PENDSVSET 位，触发 PendSV 异常。PendSV 是优先级可配置的最低优先级异常，会等待所有高优先级中断 / 异常处理完成...

一、咬尾中断咬尾中断是 Cortex-M 处理器中由 NVIC (嵌套向量中断控制器) 实现的一种高效中断处理机制，允许在一个中断服务程序 (ISR) 执行完毕后立即处理下一个挂起的中断，无需执行完整的出栈和再次入栈操作，从而显著减少中断切换延迟。二、工作原理1. 常规中断处理流程入栈：硬件自动保存 8 个关键寄存器 (XPSR, PC, LR, R12, R3-R0) 到堆栈取向量：从向量表获取 ISR 入口地址执行 ISR：处理中断服务出栈：恢复之前保存的寄存器返回：回到被中断的程序2. 咬尾中断工作流程当一个中断 (ISR1) 执行完毕且存在挂起的另一中断 (ISR2) 时：跳过出栈：不...

Cortex-M 架构（ARMv7-M/ARMv8-M）的核心寄存器分为以下几类，是上下文的核心载体：通用寄存器：R0~R15（其中 R13=SP（堆栈指针）、R14=LR（链接寄存器）、R15=PC（程序计数器））；程序状态寄存器：xPSR（整合了 APSR、IPSR、EPSR，记录程序执行状态如标志位、异常编号）；特殊功能寄存器：MSP（主堆栈指针）、PSP（进程堆栈指针）、CONTROL（控制寄存器）、PRIMASK/FAULTMASK/BASEPRI（中断屏蔽寄存器）；浮点寄存器（可选）：仅 Cortex-M4F/M7F/M33F 等带 FPU 的核有，包括 S0~S31（单 / 双精...

PendSVPendSV（Pendable Service Call）（可挂起的系统调用）是 Cortex-M 内核特有的一种可配置优先级的系统异常，它的设计初衷是解决嵌入式系统中 “中断 / 异常嵌套” 和 “任务切换” 的核心痛点进入 PendSV 异常时，硬件会自动保存部分寄存器（R0-R3、R12、LR、PC、xPSR）到栈中，退出时自动恢复，完美适配任务上下文切换的需求。核心问题：中断上下文的安全切换在没有 PendSV 之前，如果直接在中断服务函数（ISR）中触发任务切换，会存在两个致命问题：高优先级中断正在执行时，强行切换任务会打断关键的硬件操作（如串口 / 总线通信），导致数据...

DMA作用 DMA（直接内存访问）是让外设（如硬盘、网卡）不经过 CPU 干预，直接与内存交换数据的技术，核心目的是解放 CPU，提升数据传输效率。 本质是一种 “数据传输捷径”，跳过 CPU 这个 “中间枢纽”。 DMA 的核心作用  解放 CPU：CPU 无需参与数据搬运，可同时执行计算、逻辑处理等核心任务。 提升传输效率：避免 CPU 在 “外设 - CPU - 内存” 路径中的延迟，尤其适合大数据量传输。 支持并行操作：CPU 与外设可同时工作，优化系统整体吞吐量。  DMA常用场景  ADC采样，使用DMA搬移数据 ETH数据包，使用DMA搬移数据报文

时间    单位名称 标准符号 常见简写 与秒（s）的换算关系 相邻单位间的换算关系     秒 s — 1 s = 1 s（基本单位） 1 s = 10³ ms（1 秒 = 1000 毫秒）   毫秒 ms — 1 ms = 10⁻³ s = 0.001 s 1 ms = 10³ μs（1 毫秒 = 1000 微秒）   微秒 μs us 1 μs = 10⁻⁶ s = 0.000001 s 1 μs = 10³ ns（1 微秒 = 1000 纳秒）   纳秒 ns — 1 ns = 10⁻⁹ s = 0.000000001 s 1 ns = 10⁻³ μs（1 纳秒 = 0.001 微秒）...

cache 的三级缓存三级缓存是 CPU 提升性能的核心设计之一。核心结论是：三级缓存（L1、L2、L3）是 CPU 从核心到内存的层级化缓存架构，按 “速度从快到慢、容量从小到大、延迟从低到高” 排列，协同减少 CPU 访问内存的等待时间。一级缓存（L1 Cache）直接集成在 CPU 核心内部，距离运算单元最近。速度最快、延迟最低，但容量最小（单核心通常几十 KB 到几百 KB）。分为数据缓存（L1d）和指令缓存（L1i），各司其职。二级缓存（L2 Cache）仍属于核心私有缓存，位于 L1 和 L3 之间。速度比 L1 慢、比 L3 快，容量中等（单核心通常几 MB）。作为 L1 的 “...

1、QOM（QEMU Object Model） QOM是QEMU的面向对象框架，为注册用户可创建的类型和实例化对象提供了完整的系统 qom.rst:9-16 。 QOM提供以下核心功能：  动态类型注册系统 单继承支持 无状态接口的多重继承 内部成员到公开属性的映射  2、QOM架构组件 2.1、核心对象类 QOM的根对象类是TYPE_OBJECT，它提供了基本的对象方法 qom.rst:18-19 。所有QEMU对象都继承自这个基础类型。 2.2、QOM树结构 QOM树是一个组合树，表示构成QEMU"机器"的所有对象 qom.rst:24-28 。您可以通过在QEMU监...

1、结构关系 ArchCPU 和 CPUArchState 是 QEMU 中 CPU 模拟的两个关键数据结构，它们之间存在包含关系：  ArchCPU 是每个架构的具体 CPU 实例结构 CPUArchState 是架构特定的 CPU 状态，作为 env 字段包含在 ArchCPU 中  CPUState - 通用 CPU 抽象层，所有架构共享  2、访问关系 代码提供了在这两个结构之间转换的辅助函数：  env_archcpu(): 从 CPUArchState 获取 ArchCPU cpu-common.h:237-240 env_cpu(): 从 CPUArchState 获取 CPUS...