`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rclk ,input re...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); //三段式状态机实现 reg [3:0] cur_state, next_state; parameter st0 = 4'b0000; parameter st1 = 4'b1000; parameter st2 = 4'b1100; parameter st3 = 4'b1110; parameter st4 = 4'b1111; parameter st5 = 4'b0111; parameter st6 = 4'b00...

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); reg [3:0] bit_num; reg flag; always@(posedge clk or negedge rst_n) begin if(!rst_n) flag <= 1'b0; else flag <= ~flag; end always@(posedge flag or negedge rst_n) begin if(!rst_n) bit_num <= 'd0; else...

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); parameter ram_num = $pow(2,7); reg [3:0] buff[0 : ram_num-1]; always@(posedge clk or negedge rst_n) begin if(writ...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] rom_data [7:0]; reg [3:0] temp_data; assign data = temp_data; //保持rom中的数据不变 always@(posedge clk or negedge rst_n) begin if(!rst_n) begin rom_data[0] <= 4'd0; rom_data[1] <= 4'd2; rom_data[2] &...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output reg [2:0] Y , output reg GS , output reg EO ); always@(*)(1444584) begin if(!EI) begin GS = 0; EO = 0; Y = 3'b0; end else if(I == 8'b0000_0000) begin GS = 0; EO = 1; Y = 3'b0; end else begin GS = 1; EO = 0; casex(I) 8'b1xxx_xxxx...