`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] CO_REG ; lca_1 lca_1_0( . A (A_in[0]) , . B (B_in[0]), . c_1 (C_1), . CO (CO_REG[0]), . S (S[0]) ); lca_1 lca_1_1( . A (A_in[1]) , . B (B_in[1]), . c_1 (CO_REG[0]), ....

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output Y2 , //A>B output Y1 , //A=B output Y0 //A<B ); assign Y2 = (A[3]&(!B[3])) | ( !(A[3]^ B[3]) & (A[2]& (!B[2])))| (!(A[3:2]^ B[3:2]) & (A[1]&(!B[1]))) | (!(A[3:1]^ B[3:1]) & (A[0]&(!B[0]))); assign Y1 = !(A ^ B); ass...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); /*大端：高字节存放在低地址，低字节存放在高地址，一般叫 网络字节顺序。 小端：高字节存放在高地址，低字节存放在低地址（记忆方法，高高低低），一般叫 主机字节顺序。 例如，十六进制数 12345678，转换后为 78563412 对于 1 个字节的数据不需要考虑大小端，超过 1 个字节的数据才需要考虑 */ genvar i; generate for(i = 0 ; i <= 3 ; i ...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] d_lest1; wire [7:0] d_lest2; compare compare_1( .clk (clk) , .rst_n (rst_n) , .data_1 (a) , .data_2 (b) , .out (d_lest1) ); compare compare_2( .clk (clk) , .rst_n (rst_n)...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i ; generate for(i = 0 ; i <= 7 ; i = i + 1) begin:for_loop //名字一定要有 assign data_out[i] = data_in[7-i]; end endgenerate endmodule `timescale 1ns/1ns module testbench(); reg [7:0] data_in; wire [7:0] dat...

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); //有符号数的定义通过关键词signed实现，如果不使用signed则默认都为无符号数。 //在设计时，任何运算的表达式中不能将有符号变量和无符号变量进行混用。必须保证全都为无符号变量或有符号变量，如果至少存在1个无符号变量，那么整个表达式的运算过程会被当作无符号数运算。 always@(posed...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [16:0] d_reg; always@(posedge clk or negedge rst)begin if(!rst) d_reg <= 'd0; else if(sel == 2'b0) d_reg <= d ; else d_reg &...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [2:0] cnt ; reg [7:0] d_reg; always@(posedge clk or negedge rst)begin if(!rst) cnt <= 'd0; else if(cnt == 'd3 ) cnt <= 'd0; else cnt &l...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// wire odd_check ; //奇数校验 wire even_check ; //偶数校验 assign odd_check = ((^bus[31:0])== 1'b1)?1'b0:1'b1; assign even_check = ((^bus[31:0])== 1'b0)?1'b0:1'b1; assign check = (sel==1'b0)? odd_c...

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// //此题要注意t触发器的概念 T = 1 翻转 T = 0 保持（这里的data可以理解为t） //要注意的是 T =1 翻转的是前一个时钟周期的q 而不是 翻转的data。 reg q1 ; always@(posedge clk or negedge rst)begin if(!rst) begin q1 <= 1'b0; end else if(data == 1'...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output [1:0]mux_out ); //*************code***********// //输出wire assign mux_out = (sel == 2'b11)?d0:((sel == 2'b10)?d1:((sel == 2'b01)?d2:d3)); //输出reg /*always@(*)begin case(sel) 2'b11: mux_out = d0; 2'b10: mux_out = d1; 2'b0...

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); assign out = in[sel]; //有一些同学可能会用case语句去一个一个的列出可能，但是这样的话还不如直接赋值简单，也可以采用for循环去定义 endmodule 有些同学可能会认为 这里的索引一定要是常数。其实不然 向量索引可以是可变的，只要综合器可以确定所选择位的宽度是恒定的就可以。（参照Hdlbits第55题256选一的暗示）当然 也有报错的情况 说 "is not a constant"...

`timescale 1ns/1ns module top_module( input [3:0] a, b, c, d, e, input [2:0] sel, output reg [3:0] out ); //此题考察case 选择语句 always@(*)begin case(sel) 0: out = a; 1: out = b; 2: out = c; 3: out = d; 4: out = e; default: out = 'd0; endcase end endmodule

`timescale 1ns/1ns module top_module( input a, b, c, d, e, output [24:0] out ); /*这道题主要是考察拼接符的灵活运用 {} 代表拼接 例如 {a,b,c,d,e} 代表将这几位拼接起来 {{}}代表复制 例如{{5{a}} 代表将a 复制五次 */ /*此题有两种解法，两种解法的不同之处在与比较相同为1这上面 第一种方法就是 用同或来实现比较相同为1 因为在数电里面 异或是不同为1 同或是相同为1 第二中方法是用循环来实现每一位的比较 */ wire [24:0] data1,data2; assign data1...