`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); //MUX同步器 用于 多bit跨时钟域的处理 //关键在于当使能信号稳定的时候进行数据的传输 //步骤：将使能信号在本域打一拍 稳定信号 //然后在异域打两拍 减少亚稳态。 //然后再用一个二选一数据选择器 进行信号的选通。 reg data_en_a ; always@(posedge c...

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); //参照讨论区的说法 格雷码计数器是两个周期+1 所以需要构造一个时钟二分频的使能信号 来控制二进制计数器的自加，然后再通过二进制转格雷码进行输出， //=========================================================================\\ //*****************************define sinals**********...

`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rclk ,input re...

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [3:0] cur_state ; reg [3:0] nex_state ; parameter S0 = 4'b0001 , S1 = 4'b0010 , S2 = 4'b0100 , S3 = 4'b1000 ; always@(posedge clk or negedge rst)begin if(!rst) ...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //====================================\\ //**************define sinals*********\\ //====================================\\ reg [6:0] cur_state...

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***********// reg [2:0] cnt ; // 不要求占空比 直接一个计数器实现 在对应时钟周期拉高和降低就行 根据评论区大佬所述 高两电平低3电平 占空比百分之40能通过。 reg clk_5; always@(posedge clk_in or negedge rst)begin if(!rst) cnt <= 'd0 ; else if(...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// //采用摩尔型状态机状态机 输出只和状态有关 这时就能方便检测重叠序列。 上一题可以采用米勒型状态机 reg [4:0] cur_state ; reg [4:0] nex_state ; localparam S0 = 5'b00001 , S1 = 5'b00010 , S2 = 5'b00100 , ...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [4:0] cur_state ; reg [4:0] nex_state ; localparam S0 = 5'b00001 , S1 = 5'b00010 , S2 = 5'b00100 , S3 = 5'b01000 , S4 = 5'b10000 ; always@(posedge clk...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out , output reg [15:0] data_out ); reg [7:0] data_in_reg ; //给输入数据打一拍寄存 ，再加上拼接就可以输出16bit reg [2:0] cnt ; always@(posedge clk or negedge rst_n)begin if(!rst_n) cnt <= 'd0 ; els...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); //此题与上一题的思路是一致的，只是说 这一道题 只需要缓存上一个时钟周期的值就行 reg [1:0] COUNT ; reg [7:0] data_in_reg ; always@(posedge clk or negedge rst_n)begin if(!rst_n) COUNT ...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0] COUNT ; reg [119:0] data_out_reg ; always@(posedge clk or negedge rst_n)begin if(!rst_n) COUNT <= 'd0 ; else if(COUNT == 'd15 ...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); reg [2:0] cnt_in ; // cnt_in always@(posedge clk or negedge rst_n)begin if(!rst_n) cnt_in <= 'd0 ; else if(cnt_...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); // 特别要注意ready_a有点坑人，复位的时候是0，复位结束后变为1. 这一点与题目给的时序图不一致 请注意更改。 reg [3:0] COUNT ; reg [5:0] data_reg; // 移位+寄存 always@(posedge clk or negedge rs...

`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); //方波信号： wave_choice=0时： 周期：20个时钟周期 0-9 置位：0 10 -19 置位：20 波形幅值 20 //锯齿波信号：wave_choice=1时： 周期：21个时钟周期 0-20 递增 步长为1 //三角波信号：wave_choice=2时： 周期：40个时钟周期 设置1个上升和下降的标志信号 flag=0 下降 flag=1 上升 ...