`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16,                        parameter WIDTH = 8)( &nbsp...

`timescale 1ns/1ns    module fsm2(       input wire clk  ,       input wire rst  ,       input wire data ,       output reg flag   );   //*************code***********//       parameter S0=3'b000,S1=3'b001,S2=3'b010,S3=3'b011,S4=3'b100;   &n...

五个状态六个状态应该都行吧，本菜鸟喜欢写全状态以免出错😥请各位老哥指点   `timescale 1ns/1ns  module sequence_test1(     input wire clk  ,     input wire rst  ,     input wire data ,     output reg flag );      parameter IDLE=3'b000,S1...

`timescale 1ns/1ns  module s_to_p(     input                 clk         ,        input        ...

不知道拿data_valid当使能行不行，当data_valid无效时，当前状态不转移开始保持   `timescale 1ns/1ns  module sequence_detect(     input clk,     input rst_n,     input data,     input data_valid,     output reg match   &nb...

感觉这题clk采样怪怪的，用的是移位寄存器方法，在modelsim下仿真，此代码为正确的(但在牛客的iverilog中仿真，就错误了)。为了实现时序的移位寄存器和cnt同时判断match，对cnt打了一拍。本菜鸟被困扰了一下午，欢迎指正交流     `timescale 1ns/1ns   module sequence_detect(       input clk,       input rst_n,       input data,       output reg match,     &nb...

新人报道！来牛客的第一天～