方法一：用计数器和Case语句实现       reg [2:0] cnt;     always@(posedge clk or negedge rst_n)begin         if(!rst_n) cnt<=3'b0;         else begin             if(cnt==3'd5)             &nbs...

实现十六进制计数器，Q=0000~1111 好像过于简单了 ````timescale 1ns/1ns module counter_16( input clk , input rst_n , output reg [3:0] Q ); always@(posedge clk or negedge rst_n) if(!rst_n) Q<=4'b0; else begin if(Q==4'b1111) Q<=4'b0000; else Q<=Q+1'b1; end endmodule

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match );     //method one     reg [3:0] count;     reg [8:0] a_data;     ...

有限状态机：描述步骤：   1、画出状态描述转化图   2、确定状态编码和编码方式（采用读热码）   3、确定状态转化方程和输出方程   4、根据状态转化方程和输出方程编写verilog代码      编写步骤：   三段式编写：   状态寄存器：第一段：状态编码（产生下一个状态）                         第二段：状态转换（产生当前状态）   输出寄存器：第三段：...

`timescale 1ns/1ns module edge_detect( //有一个缓慢变化的1bit信号a，实现检测a信号的上升沿给出指示信号rise     //下降沿,给出指示信号down,rise down应为单脉冲信号，在相应边沿出现时的下一个时钟为高，之后恢复到0；     input clk,     input rst_n,     input a,         ...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d );     wire [7:0] temp0;     wire [7:0] temp1;     compare_a_b&n...

/*针对输出的类型判断需不需要中间变量，本题中两个输出都是wire类型，需要在使用always块中对输出使用 reg类型，故而需要两个中间变量；此外，观察out的波形，当sel=3（1）时，计算结结果不是根据当前时刻采样的d, 而是根据最初时刻采样的d（sel=0时刻对应的d），所以需要对d进行寄存；因此必要的还有一个寄存器*/ `timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// //保证移位的乘法是基于第一个时钟周期，加一个寄存器，对输入寄存 //input_grant在每次第一次相乘时，被赋值1      &nbs...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********//coments: //同四选一，输出是wire用assign赋值语句； //采用always就需要找个中间变量 //    assign check=sel? (^bus):(~^bus);//assign赋值语句    &n...

解析： T触发器：时钟触发到来时输入为1时，输出翻转，输入为0时，输出保持； 本题是两级触发器，前一级触发器的输出是后一级触发器的输入； 通过这个逻辑可以发现，除了使用条件语句之外，也可以使用异或逻辑； 另外：条件语句本质可以用三目运算符替代，但是在always语句钟少用三目运算符； `timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst,//rst 低电平复位 output reg q   ); //*****...