`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg validout; reg [4:0] out; reg [15:0] d_lock; always@(posedge clk or negedge rst) begin if(!rst) begin out<=0; validout<=0; d_lock<...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt; reg [7:0] d_temp; always@(posedge clk or negedge rst) begin if(!rst) begin input_grant<=0; out<=11'd0; cnt<=2'd0; d_temp&...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// reg [1:0] mux_out_reg; always@(*) begin case(sel) 2'd0: mux_out_reg=2'b10; 2'd1: mux_out_reg=2'b01; 2'd2: mux_out_reg=2'b00; 2'd3: mux_out_reg=2'b11; endcase end assign mu...

`timescale 1ns / 1ns module multi_sel( input [7:0] d, input clk, input rst, output reg input_grant, output reg [10:0] out ); reg [1:0] mul_case = 0; reg [7:0] d_reg = 0; always @(posedge clk or negedge rst) begin if (!rst) begin out <= 0; d_reg<=d; input_grant <= 0; end else begin case (mul...

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// wire q_temp,qout; Tff_1 tff1(.t(data),.clk(clk),.rst(rst),.q(q_temp)); Tff_1 tff2(.t(q_temp),.clk(clk),.rst(rst),.q(qout)); always @(*) begin q=qout; end //*************code***********// end...