理工雷科-FPGA面经分享

#通信硬件人笔面经互助##FPGA##理工雷科##秋招#

2024-08-17 （智联海投）
2024-08-18 （约面，8.23一面）
🤪 背景
本科双非/硕士985硕
本人的经历是（研电赛技术赛国二+企业赛第二名、研数模赛国三（本科国一），均团队主战+队长，两项发明专利+一软著），无实习经历，4段项目经历偏FPGA数字信号处理+高速接口。

🤔 面试感受
一面技术HR面大概60+分钟（被反复拷打，都快拷打糊了，面试强度巨高，我都红温了，不过通过这次面试也学到了不少东西，增加一些新的思考）。
总体而言，理工雷科面试感觉还是很有水平的，主要是项目拷打（问的巨细，挖的也很深），基本没刻意的去问八股，揉项目里了。首先自我介绍（大概三四分钟吧），介绍完了以后，我项目较多他让我找一个参与度高的介绍，如果他有问题会直接提出来还会和你和互动探讨，先介绍了告诉ad时钟芯片配置和ad芯片配置和204b接口，这块就象征性问了一下用的什么协议，我说spi然后问了我spi的八股（spi总线，极性相位之类的），对了，单独问了AXI-4协议的八股，后面是就是数字信号处理算法，围绕项目各种拷打，问的都是关于项目的，比如加窗函数选择，原因，如何加窗(fft之前的加窗)我回答了，他反问你有没有试过用其他的效果怎么样，我说试过，没这个好。后面就是8路并行fft算法FPGA实现，他对这方面好像很熟也很感兴趣，问我是不是用IP核设计的，我说不全是前10级运算是跑的IP核，后面3级蝶形运算自己设计的算法，他让我详细说一下，我就展开说了一下，然后他问我为什么要这么设计有什么好处，我就和他说能降低运算量，加快运算速度，他直接问能降低多少（沃日，我真没想过，我肯定不能说我没想过啊），我说很久之间算过忘记了,然后，他直接带着我现场算。沃日，大写的服。然后他还问了我每一级的旋转因子怎么算的，是fft的IP给的还是怎么的，我说MATLAB生成的，他问我怎么做的，我巴拉巴拉说了一堆（问的挺细致的，兄弟们一定要把自己项目吃透），再后面，说到降低数据量的算法，我是累加求平均做的，就一个加法器后面怼个fifo，他问我fifo接口怎么设计的（这个是我没想到的，问的太细了），如何实现平均我就跟他说都累加2的整数次幂然后移位，他说我有没有相关不是2的整数次幂该怎么设计（沃日，没想过，但我肯定不能说直接说啊!）我跟他说，项目时间太紧，暂时没考虑，然后他跟我说了一种想法，沃日，大写的服，这面试没白面试，面试真能学到东西。然后就是一些开放问题了，比如做项目遇到最大的困难、怎么解决的之类的，后面和他谈了薪资待遇，培养方案，他也介绍了他们的主要业务，然后吧啦吧啦聊了好久，进来了一个女hr（感觉是我们面试太久了，她进来看看），就再随便聊了几句就结束了。
总体就这些，虽然这次面试压力很大，但真能学到东西啊，看后续吧，有面试机会就继续下去，整体来说感觉还是好的。