数字ICer秋招进度

9.2早上九点电话面，时长44分钟主要就是对我实习设计的模块进行详细提问，其中功能如何实现的，模块频率是多少。然后就是问了我的钩子问题。问有没有用过vc static，有没有写过sdc。八股：setup hold的概念，违例怎么解决然后是一些流程式问题：你如果有一个很高的目标取得成功了，你觉得归功于什么？你设计完模块后来有没有自己再复盘过，有没有什么改进的点？你自我提升自我进步的方式是怎样？你遇到过的最大的挫折是什么，怎么应对的？评价一下实习公司的优缺点，说三点你认为自己最有优势的地方然后是面试官介绍自己公司的业务，这几年流片情况用的工艺等等。反问：公司培养流程，面试表现如何（说挺不错的，等hr面期待oc

8.21 二面虽然投的是验证岗，但面试官一个验证问题都没问，全问的FPGA的问题，主要针对transformer网络的部署。让我举几个在做项目过程中有趣的debug过程。。。八股部分:1. 以赛灵思FPGA为例，这个DDR Controller是自己设计的吗？官方的这个 MIG IP 用户端有哪些时钟资源，需要提供给IP的时钟和输出的用户时钟有什么关系?2. 让我算了下我各subsystem所需的带宽，DDR的带宽；3. axi的outstanding的理解；4. FPGA芯片上的时钟相关的资源？（我提说了PLL, MMCM 以及 bufg）PLL和MMCM的区别？这些时钟buf的作用？

7.3投递，7.10笔试，7.19早上一面，为技术面，过程为简单自我介绍，并询问了一些基本情况，这次是面试以来被问的比较详细的一次，面试官从排名到项目经理一个一个问了个遍，主要就是根据个人的项目，有针对性的问每个人问题。中途第一个项目因为太久没复习，有一点小卡顿，但后面感觉还不错。最后反问的时候提及成果数量不够。希望能过一面。

技术面，1v1，60min左右 自我介绍 手撕面试官会现场通过邮件发一个笔试链接，直接在里面敲代码就行，面试官能实时看到你的代码编写过程手撕题目这几天和同学聊下来，发现很多是找首1，尾1，1的个数，找序列01（该说不说平头哥是真的很喜欢找1啊）正式面试环节先聊了一下项目，但是面试官不太感兴趣，就问了如何体现我rtl代码的编写难度然后就是八股，主要是axi和crc 反问环节 怎么说呢，感想也没啥好感想的，但确实通过这次面试发现了自己很多需要学习和改进的地方，只能说道阻且长了