题解 | #根据状态转移图实现时序电路#

`timescale 1ns/1ns

module seq_circuit(
      input                C   ,
      input                clk ,
      input                rst_n,
      output   wire        Y   
);
parameter 		ZERO  = 2'b00;
parameter 		ONE   = 2'b01;
parameter 		TWO   = 2'b10;
parameter 		THREE = 2'b11;
reg 	[1:0]	state;
always @(posedge clk or negedge rst_n) begin  
	if(~rst_n) begin
		state<= ZERO;
	end 
	else begin
		case (state)
		ZERO:begin
			if (C==1) begin
				state<=ONE;
			end
			else begin
				state<=ZERO;
			end
		end
		ONE:begin
			if (C==1) begin
				state<=ONE;
			end
			else begin
				state<=THREE;
			end
		end
		TWO:begin
			if (C==1) begin
				state<=TWO;
			end
			else begin
				state<=ZERO;
			end
		end
		THREE:begin
			if (C==1) begin
				state<=TWO;
			end
			else begin
				state<=THREE;
			end
		end
			default : state<=ZERO;
		endcase
	end
end
assign Y = (((state==TWO) & (C==1))|state==THREE)?1:0;
endmodule