感觉可以记录一下这题在实际运用场景所需要的valid/ready产生逻辑。作为valid方：产生数据后置起valid，等到对方ready拉起后释放。作为ready方：数据还在累加期间一直保持高电平，一次累加周期结束后，需要看下游方是否接收到数据。 `timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] da...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); // A=B xnor xnor1(_A0XN_B0,A[0],B[0]); xnor xnor2(_A1XN_B1,A[1],B[1]); xnor xnor3(_A2XN_B2,A[2],B[2]); xnor xnor4(_A3XN_B3,A[3],B[3]); and and1(Y1, _A0X...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [7:0]d_tmp; reg [1:0]cnt; always @(posedge clk or negedge rst) begin if(~rst) begin cnt <= 0; input_grant <= 0; end else if (cnt == 0) ...

踩了几个坑：if elseif 后面的else忘记写了...属实是不该原先match flag是在case逻辑里生成的，但是发现case逻辑需要在每个分支都写清楚flag的值才行，否则会报错。状态图如下，且每6个cycle如果没有检测到match=1，则状态机重置到IDLE `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg[2:0] cur_st; reg[2:0] nxt_st; reg[2:0...

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); assign out = in >> sel; endmodule 没看到有用移位器来做的