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南京航空航天大学 2024 FPGA工程师 IP属地：湖北暂未填写个人简介
题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
|---|
VL40 |
占空比50%的奇数分频
|
2023-10-22
|
答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
|
2023-09-26
|
答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
|
2023-09-26
|
答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
|
2023-09-26
|
答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
|
2023-09-17
|
答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
|
2023-09-17
|
答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
|
2023-09-17
|
答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
|
2023-09-17
|
答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
|
2023-09-17
|
答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
|
2023-09-17
|
答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
|
2023-09-17
|
答案正确
| < 1ms | 0K | Verilog | |
VL25 |
输入序列连续的序列检测
|
2023-09-17
|
答案正确
| < 1ms | 0K | Verilog | |
VL37 |
时钟分频（偶数）
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2023-05-04
|
答案正确
| < 1ms | 0K | Verilog | |
VL37 |
时钟分频（偶数）
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2023-05-04
|
答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
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2023-04-16
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答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
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2023-04-16
|
答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
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2023-04-16
|
答案正确
| < 1ms | 0K | Verilog | |
VL33 |
非整数倍数据位宽转换8to12
|
2023-04-15
|
答案正确
| < 1ms | 0K | Verilog | |
VL33 |
非整数倍数据位宽转换8to12
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2023-04-15
|
答案正确
| < 1ms | 0K | Verilog | |
VL33 |
非整数倍数据位宽转换8to12
|
2023-04-15
|
答案正确
| < 1ms | 0K | Verilog |
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