牛眼泪了 - 个人主页刷题动态

VL27	不重叠序列检测	2023-04-03	答案正确	< 1ms	0K	Verilog	题解
VL28	输入序列不连续的序列检测	2023-04-03	答案正确	< 1ms	0K	Verilog	题解
VL27	不重叠序列检测	2023-04-03	答案正确	< 1ms	0K	Verilog	题解
VL27	不重叠序列检测	2023-04-03	答案正确	< 1ms	0K	Verilog	题解
VL26	含有无关项的序列检测	2023-03-31	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-03-31	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-03-31	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-03-31	答案正确	< 1ms	0K	Verilog	题解
234351	边沿检测	2023-03-31	答案正确	< 1ms	0K	Verilog	题解
234350	ROM的简单实现	2023-03-31	答案正确	< 1ms	0K	Verilog	题解
234350	ROM的简单实现	2023-03-31	答案正确	< 1ms	0K	Verilog	题解
234316	根据状态转移图实现时序电路	2023-03-31	答案正确	< 1ms	0K	Verilog	题解
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234315	根据状态转移表实现时序电路	2023-03-30	答案正确	< 1ms	0K	Verilog	题解
234315	根据状态转移表实现时序电路	2023-03-30	答案正确	< 1ms	0K	Verilog	题解
234315	根据状态转移表实现时序电路	2023-03-30	答案正确	< 1ms	0K	Verilog	题解
234315	根据状态转移表实现时序电路	2023-03-30	答案正确	< 1ms	0K	Verilog	题解
234315	根据状态转移表实现时序电路	2023-03-30	答案正确	< 1ms	0K	Verilog	题解
234313	用3-8译码器实现全减器	2023-03-29	答案正确	< 1ms	0K	Verilog	题解
234310	使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器	2023-03-29	答案正确	< 1ms	0K	Verilog	题解

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