zzyyds level
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University of Michigan Ann Arbor
2024
集成电路IC设计
IP属地:上海
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VL36
状态机-重叠序列检测
2024-06-11
答案正确
< 1ms
0K
Verilog
VL49
脉冲同步电路
2024-06-11
答案正确
< 1ms
0K
Verilog
VL48
多bit MUX同步器
2024-06-11
答案正确
< 1ms
0K
Verilog
VL45
异步FIFO
2024-06-11
答案正确
< 1ms
0K
Verilog
VL46
同步FIFO
2024-06-11
答案正确
< 1ms
0K
Verilog
VL46
同步FIFO
2024-06-11
答案正确
< 1ms
0K
Verilog
235491
使用握手信号实现跨时钟域数据传输
2024-06-11
答案正确
< 1ms
0K
Verilog
235491
使用握手信号实现跨时钟域数据传输
2024-06-11
答案正确
< 1ms
0K
Verilog
VL40
占空比50%的奇数分频
2024-06-11
答案正确
< 1ms
0K
Verilog
VL31
数据累加输出
2024-06-10
答案正确
< 1ms
0K
Verilog
VL31
数据累加输出
2024-06-10
答案正确
< 1ms
0K
Verilog
VL30
数据串转并电路
2024-06-10
答案正确
< 1ms
0K
Verilog
VL28
输入序列不连续的序列检测
2024-06-10
答案正确
< 1ms
0K
Verilog
VL28
输入序列不连续的序列检测
2024-06-10
答案正确
< 1ms
0K
Verilog
VL27
不重叠序列检测
2024-06-10
答案正确
< 1ms
0K
Verilog
VL26
含有无关项的序列检测
2024-06-10
答案正确
< 1ms
0K
Verilog
VL26
含有无关项的序列检测
2024-06-10
答案正确
< 1ms
0K
Verilog
VL31
数据累加输出
2024-03-11
答案正确
< 1ms
0K
Verilog
VL26
含有无关项的序列检测
2024-03-11
答案正确
< 1ms
0K
Verilog
VL45
异步FIFO
2024-03-11
答案正确
< 1ms
0K
Verilog

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