之前看到很多人都用mips架构写了cpu（挺常见的计组大作业），所以我跟着学完以后照猫画虎写了riscv的。屑作，不足请斧正。 module pc_reg( input wire clk, input wire rst, input wire[31:0] jump_addr_i,//跳转到哪个指令（地址） input wire jump_en,//决定是否跳转 output reg[31:0] pc_o ); always @(posedge clk) begin if(rst == 1'b0) pc_o <= 32'b0; else if(jump_en) pc_o <= jum...

PLL，全称Phase lock loop，锁相环。我主要就介绍一下它是什么以及它是如何工作的。为什么用常见的时钟电路是晶振，时钟芯片，电阻电容等器件构成，但芯片的时钟也可以由内部振荡器产生，他的输出信号频率可以到很快的速度，相对的，时钟周期就显得不太稳定了。晶振为核心的时钟电路输出的信号频率相对稳定，但频率只能是在兆赫兹的量级。PLL利用外部晶振作为参考时钟，输出一个周期稳定的高频率的时钟（做后端的一定对PLL不陌生）最基本的PLL构成如下：它有一个最主要的元件——压控振荡器VCO，VCO的振荡频率是随着输入电压变化的，它的输出就是整个PLL的输出，也就是我们最终拿到的时钟。而VCO的输出也...

笔者是集成电路专业的本科生，最近不幸对计组和verilog产生兴趣（然后就被现实暴打啦。）总之被脑力风暴折磨以后，总算写了点笔记（不要靠近IC，会不幸）（今天要讨论的是RISC架构八位CPU）图中，包含CPU，存储器，数据和地址总线。CPU主要由算数逻辑单元（ALU， Arithmetic Logic Unit），累加器（accumulator），通用寄存器（registers），程序计数器（PC，Program Counter），指令寄存器（IR，Instruction Register），地址选择器（address multiplexer）组成。存储器这里指主 存储器，分为随机存取存储器R...

1.   module top_module(          output one     );     assign one = 1 ;  endmodule      2.      module top_module(   output out );     assign one = 0 ; endmodule      3.      module top_module(     input wire in, output wire out ); #wire in,out;(可以在这里定义类型，上面删去wire就可以了)     assign out = in; endmodule...