`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt; always @ (posedge clk or negedge rst) begin if (!rst) cnt <= 2'b00; else cnt <= cnt + 1; end //capture d reg [7:0] d1; alway...