`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); //9线-4线优先编码器 注意真值表的位置 /* always @(*) begin if(I_n[8]==0) begin Y_n <= 4'b0110; end else if(I_n[7]==0) begin Y_n <= 4'b0111; end else if(I_n[6]==0) begin Y_n <= 4'b1000; end else if(I_n[5]==0) begin Y_n <= 4'b1...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [4:0] C; wire [3:0] G; wire [3:0] P; assign C[0] = C_1; genvar i; generate for (i=0;i<=3;i=i+1) begin:lca assign G[i] = A_in[i] & B_in[i]; assign P[i] = A_in[i] ^ B_in[i...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); wire [3:0] Y2_1; wire [3:0] Y1_1; wire [3:0] Y0_1; /*compare u_compare0( .A(A[0]), .B(B[0]), .Y2(Y2_1[0]), .Y1(Y1_1[0]), .Y0(Y0_1[0]) ); compare u_compa...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); wire [3:0] Y2_1; wire [3:0] Y1_1; wire [3:0] Y0_1; compare u_compare0( .A(A[0]), .B(B[0]), .Y2(Y2_1[0]), .Y1(Y1_1[0]), .Y0(Y0_1[0]) ); compare u_compare...