什么情况家人们，原来简历都过不了！

一面，面试官很随和，整体氛围还不错，30分钟先自我介绍，之后对我做的项目很感兴趣，问了很多项目相关的另外问了一个验证环境的大致结构面对对象编程的特性，挺基础还问我现在实习公司加不加班啥的，问了问学校，聊天反问问小米验证团队如何，面试官说成立三年了，做了好几个项目，团队规模很大，国内没几个这样规模的验证团队（感觉在吹牛）

数字芯片验证2024.7.18 一面 40分钟基本问sv基本语法和uvm面试官很专业，好像是验证总监，问得很细，有很多回答不上来要面试官提示 一面好像只问基础知识，说是后面还有二面三面问项目1. 自我介绍2. uvm object 和 uvm component区别？分别举例3. uvm info打印优先级有哪些？如何控制？如何使一个小模块中的uvm_low不打印，其他模块仍然打印？（不会）4. uvm config db其中参数有什么？5. interface怎么传递给验证环境？在哪个层面例化？6. virtual interface在哪例化？7. function phase；task phase区别，run phase跟main phase有什么区别？build phase执行顺序？8. sequence怎么启动？virtual sequence/sqr起到什么作用？9. 约束的基本写法？随机一个数组大小怎么随机？10. fork join三个区别？给了个具体场景，说明用哪个11. 断言的基本写法？蕴含操作符是啥，和非蕴含有啥区别？写一个简略的断言的sequence，a信号拉高，b信号几拍后也拉高；12. AXI4和AXI3有啥区别？13. outstanding是什么意思？14. narrow transfer是什么意思？15. AXI基本通道和信号说一下。

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rclk ,input renc ,input ...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg clk1, clk2; reg [2:0] cnt; always @(posedge clk_in or negedge rst) begin if (!rst) cnt <= 0; else if(cnt == 'd6) cnt <= 0; else cnt <= cnt + 1; end always ...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [3:0] state; reg [3:0] next_state; reg [11:0] d_latch; parameter IDEL = 3'b000; parameter x1 = 3'b001; parameter x3 = 3'b010; parameter x7 = ...