题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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235499 |
根据RTL图编写Verilog程序
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2023-02-14
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答案正确
| < 1ms | 0K | Verilog | |
VL36 |
状态机-重叠序列检测
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2023-02-14
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答案正确
| < 1ms | 0K | Verilog | |
VL36 |
状态机-重叠序列检测
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2023-02-14
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答案正确
| < 1ms | 0K | Verilog | |
VL44 |
根据状态转移写状态机-二段式
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2023-02-13
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答案正确
| < 1ms | 0K | Verilog | |
VL43 |
根据状态转移写状态机-三段式
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2023-02-13
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答案正确
| < 1ms | 0K | Verilog | |
VL35 |
状态机-非重叠的序列检测
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2023-02-13
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答案正确
| < 1ms | 0K | Verilog | |
VL42 |
无占空比要去的奇数分频
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2023-02-13
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答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
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2023-02-12
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答案正确
| < 1ms | 0K | Verilog | |
VL28 |
输入序列不连续的序列检测
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2023-02-12
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2023-02-12
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答案正确
| < 1ms | 0K | Verilog | |
VL30 |
数据串转并电路
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2023-02-12
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答案正确
| < 1ms | 0K | Verilog | |
VL26 |
含有无关项的序列检测
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2023-02-12
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答案正确
| < 1ms | 0K | Verilog | |
VL25 |
输入序列连续的序列检测
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2023-02-12
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答案正确
| < 1ms | 0K | Verilog | |
VL37 |
时钟分频(偶数)
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2023-02-12
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答案正确
| < 1ms | 0K | Verilog | |
234351 |
边沿检测
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2023-02-09
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答案正确
| < 1ms | 0K | Verilog | |
234349 |
使用函数实现数据大小端转换
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2023-02-09
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答案正确
| < 1ms | 0K | Verilog | |
234350 |
ROM的简单实现
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2023-02-09
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答案正确
| < 1ms | 0K | Verilog | |
234316 |
根据状态转移图实现时序电路
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2023-02-09
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答案正确
| < 1ms | 0K | Verilog | |
234315 |
根据状态转移表实现时序电路
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2023-02-09
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答案正确
| < 1ms | 0K | Verilog | |
234305 |
4位数值比较器电路
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2023-01-03
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答案正确
| < 1ms | 0K | Verilog |
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