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考虑以下Verilog代码片段。假设在某个时钟上升沿触发时，

[单选题]

考虑以下Verilog代码片段。假设在某个时钟上升沿触发时，变量`a`的初始值为`2'b01`，`b`为`2'b10`，`c`为`2'b11`。请问在该时钟沿对应的仿真时间步（time step）完全结束时，`a`, `b`, `c`的最终值分别为多少？

always @(posedge clk) begin
  a <= b;
  b = c;
  c <= a;
end

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牛客662342878号

这答案是对的吗？

发表于 2025-11-27 10:00:22 回复(0)

echo2026届

有没有懂佬解释一下呀。第一行和第三行是同时执行吗？

发表于 2025-09-25 13:04:45 回复(2)

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问题信息

Verilog

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