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下面哪个选项中，不会综合出latch？

[单选题]

下面哪个选项中，不会综合出latch？

always后面的信号列表中，所列出的信号不完整

在casez语句中覆盖所有可能输入情况

case语句中缺乏default，或未列出所有可能的情况

查看正确选项

欧阳宗宓

产生latch的原因：

case语句条件不全情况

环路情况，如assign r=~r类型

组合逻辑电路if语句不完整

异步复位时接信号

always敏感列表中有3个以上的边沿触发

编辑于 2023-01-17 12:39:38 回复(0)

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问题信息

Verilog

难度：

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