芯动科技数字IC设计一面面经

聊项目主包全是FPGA项目，面试官突然不知道问啥了。先问了会毕设题目之类的。然后开始上八股流水线设计经典跨时钟处理，异步FIFO设计异步FIFO需要哪些约束功耗组成，优化方法然后开始上强度反相器的内部组成pmos,nmos位置能不能反过来那有没有同相器呢？为什么呢？buffer一般的作用，buffer的组成多电压域时，需要再电压域之间插入什么cell为什么要插，不插会怎么还有几个类似的问题，猪脑过载，不记得了拷打时序约束，搭配实际场景来问复位的约束有哪些异步复位有什么问题，怎么解决反问 。主包被自己菜到了，尤其是同相器，多电压域那块只会答一个电平转换器，感觉面试官一直在教我。凉凉，感谢面试官不...

一大早上9点开始，是一个女面试官，没有自我介绍，没有八股，直接讲项目，挑一个你觉得最能体现你水平的项目讲讲。由于主包确实没做过什么很有水平的模块，都是些简单的模块，于是就对着框图开始讲。每个子模块的设计逻辑，用途，频率，验证的golden case，综合约束写了什么，如果不对异步路径约束会有什么问题，最近学了什么新的工具，什么学的。反问，后面还有没有三面，面试官急着赶下一场，时间比较紧。

base：合肥第一次遇到三个面试官，还好三个面试官都挺好的，联发科比较注重比赛经历跟实习经历，刚好也是问了这两个项目，开个共享画一些框图还是挺方便的。总共45min，没有怎么问八股。该说不说的，老家那边的公司面试起来就是舒服，其中一个面试官用的老家话沟通，毫无障碍，太感动了，很亲切，希望还有后续吧。反问了一些主营业务，挺广泛的👍不愧是全球前十

6.3投递 7.6 AI面7.19一面7.21 基础信息检验8.7综合评估9.4签核9.10 offer一面面经：面经：问了实习做的东西，问有没有接触验证，综合，问了点sta，问有没有写过sdc，然后问了点八股（setup hold cdc），总体面试没有拷打的感觉，体验还可以，时常半小时