2025 Day 9 【Verilog进阶挑战-05 存储器 LV1】
完成项目:
今日完成: LV53 单端口RAM
(这题题目叙述不清楚,幸好提前看了讨论,了解两个题目未讲明的条件: (1)enb=1为wr,反之为rd、(2)rd_data于negedge clk时读出)
今日完成: LV53 单端口RAM
(这题题目叙述不清楚,幸好提前看了讨论,了解两个题目未讲明的条件: (1)enb=1为wr,反之为rd、(2)rd_data于negedge clk时读出)
2025-02-07
在牛客打卡12天,今天学习:代码提交 2 次
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2025-12-14 11:43
黑龙江大学 Java
用微笑面对困难:确实比较烂,可以这么修改:加上大学的qs排名,然后大学简介要写一些,然后硕士大学加大加粗,科研经历第一句话都写上在复旦大学时,主要负责xxxx,简历左上角把学校logo写上,建议用复旦大学的简历模板 点赞 评论 收藏
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2025-12-15 14:25
云南大学 Java 点赞 评论 收藏
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