兆芯-ASIC设计工程师-正式批

笔试时间1小时，单摄像头。 一共有两部分的内容，都是客观题，没有编程题。 第一部分是芯片通用知识，好像是13到题目，60分。 第二部分是四选一，40分，根据自己投的岗位选择题目，我选的是芯片设计。有单选题、多选题，还行不定项。 时间感觉绰绰有余，就是很多不会，芯片通用的题目很多都不会，有设计、验证、数字电路有关的，考的东西还是比较多的。不知道能不能过，心里还是有点虚，大家一定要多刷刷题，感觉考的很杂很多呜呜。

喜报：鼠鼠我的面经获得官方认可啦！虽然面经拆开能获得更多收益但还是决定放在一起！相信真诚是能打动人滴₍♡>𖥦< ₎回归正题：兆易创新之前投数字设计一周进人才库，后得知只有北京有岗，又补投了西安的逻辑设计验证，很快约面～果然选择比努力更重要兆易整体流程算比较快，技术面试重基础。记录面经如下：业务一面：8.141. 自我介绍2. 项目拷打（主要是AXI协议的考察）3. 异步复位同步释放，白板画寄存器及电路图、波形图，开txt写代码4. 异步、低功耗处理5. 简单问了实习工作中的一小部分6. 其他：在校成绩、意向地、目前秋招情况、实习转正情况7. 反问：岗位职责、培训期、后续流程了解到逻辑设计验证这个岗位入职后是需要先去做验证的。一面整体偏压力面，基本上没有什么正反馈，中间有一时紧张想不起来的问题也不会放过，本来以为要挂了，很快收到二面。————————————————业务二面：8.201. 自我介绍2. 挑一个项目重点讲解3. 比赛项目拷打（设计细节、验证平台搭建）4. 有没有用过锁存器，描述一下内部门及电路5. 锁存器的建立时间，保持时间概念6. 描述d触发器内部门级电路7. 触发器的建立时间，保持时间概念8. 异步复位的恢复时间撤离时间概念，如何约束？9. 描述异步复位同步释放的电路结构10. 其他：意向地、看重公司哪些方面11. 反问：后续流程、岗位职责、培训期、部门业务二面总体来说比较轻松，可以看出非常注重基础知识考察，鼠鼠很多都没有答出来。————————————————hr面：8.261. 后续流程介绍（9.10左右可知面试结果）2. 自我介绍3. 实习转正计划4. 有没有读博计划5. 还有哪些进展比较快的公司6. 自我评价优缺点7. 在逐步提升自我的过程中，哪些人给你带来影响8. 反问：数字设计岗（原志愿）的情况，培训计划（三阶段），新人保护期（无），试用期考核标准兆易的流程相比其他算很快的了，但是感觉池子很深，自己已经尽力了，希望9月底能够有好的结果ʕ  •ᴥ•ʔ……

背景：某低功耗芯片在待机模式下漏电流超标，需要通过电路设计优化将功耗降低至≤1μA，核心围绕低功耗设计技术展开。核心代码模式算法题：删除有序链表中重复的元素-I追问1：如果换成 FinFET 工艺，比如台积电 7nm 的，怎么优化晶体管尺寸来减小漏电流？追问2：物理设计上，怎么用多电压域设计，来分开给关键和非关键模块供电？追问3：如果芯片要做 DVFS，PMU 那边是怎么配合，来优化电压和频率的？追问4：画版图的时候，衬底接触和隔离环要怎么弄，才能避免闩锁效应？追问5：实际项目中，有没有碰到过因为工艺偏差时序收不上的情况？一般是怎么解决的？

纯纯丢脸现场，公司可能是看我是双9硕士才原意给我面试机会的吧，项目经验比较缺乏，之所以投递还是因为比较感兴趣，但基础还是有些不足，面试的时候好多问题不会，有点尴尬😅