2026届 | 数字IC/FPGA | 兆芯 面经

上来直接讲项目，我念了一波ppt，对项目进行提问: 怎么测出你这个模块的延迟时间的，你项目中整个芯片设计的流程是什么。然后提问我的DDR3控制器怎么做的(长鑫会问DRAM相关的问题)，我简单介绍了下模块的数据流，然后它追问我DDR3的底层接口(寄，只会调用ip核这一块)还问了有没有接触过数字到模拟的接口(我只说了数字芯片相关的接口，数字to模拟的接口不太懂)反问:业务是DRAM芯片，设计的流程大体和别的芯片业务差不多，流程面试官让我问HR总结:20min，面试的小姐姐声音有点虚，hh可能是长鑫太累了，无八股手撕，拷打项目拷打的也比较浅。最后泡池子没挺过去，已进人才库

兆芯，一面15分钟的速通神话，谢谢兆芯对我的认可（也可能是对内推我的师兄的认可），我在等你的电话，约一个hr面好么？ˉ﹃ˉ业务一面：8.201. 自我介绍2. 很浅的项目考察3. 乘法器设计4. 独热码、格雷码概念5. 其他：想从事的方向、意向地6. 反问：后续流程、部门业务约了30分钟面试，但基本只问了我10分钟左右，加上自我介绍和反问差不多15分钟，面完两天后收到二面邀请。————————————————业务二面：8.241. 自我介绍2. 重点拷打实验室项目（包括项目概况、个人工作、论文创新点、未来优化方向等）3. 其他：职业规划4. 反问：培训计划、部门业务兆芯的二面面试官在项目上的考察算是比较深的，面试官也很专业。但是对于实习工作和比赛项目都没怎么询问，感觉自己的发挥不算太理想(._.ll)希望能给我个机会为国产cpu尽一份力量（求你了）

8.21 二面虽然投的是验证岗，但面试官一个验证问题都没问，全问的FPGA的问题，主要针对transformer网络的部署。让我举几个在做项目过程中有趣的debug过程。。。八股部分:1. 以赛灵思FPGA为例，这个DDR Controller是自己设计的吗？官方的这个 MIG IP 用户端有哪些时钟资源，需要提供给IP的时钟和输出的用户时钟有什么关系?2. 让我算了下我各subsystem所需的带宽，DDR的带宽；3. axi的outstanding的理解；4. FPGA芯片上的时钟相关的资源？（我提说了PLL, MMCM 以及 bufg）PLL和MMCM的区别？这些时钟buf的作用？

目前胜率100%影石1.2.hr已意向某中场1.2.hr已意向百度 1 2 3泡池子字节1 2 3 hr 泡池子 已泡死 换部门终面快手1 2 3 hr 泡池子滴滴转正成功B站1 2腾讯1 2腾讯音乐1美团1得物1别让我泡了，赶紧泡出来一个吧。