题解 | #同步FIFO#

`timescale 1ns/1ns
/**********************************RAM************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
	,input [WIDTH-1:0] wdata      	//数据写入
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
	,output reg [WIDTH-1:0] rdata 		//数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/**********************************SFIFO************************************/
module sfifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					clk		, 
	input 					rst_n	,
	input 					winc	,
	input 			 		rinc	,
	input 		[WIDTH-1:0]	wdata	,

	output reg				wfull	,
	output reg				rempty	,
	output wire [WIDTH-1:0]	rdata
);
parameter AW = $clog2(DEPTH) ;
reg		[AW-1:0]	waddr ;
reg		[AW-1:0]	raddr ;
reg		[AW:0]		cnt ;
always @(posedge clk or negedge rst_n) begin
	if(!rst_n) begin
		waddr <= {AW{1'b0}};
	end
	else if(winc && !wfull) begin
		waddr <= waddr + {{(AW-1){1'b0}},1'b1};
	end
end
always @(posedge clk or negedge rst_n) begin
	if(!rst_n) begin
		raddr <= {AW{1'b0}};
	end
	else if(rinc && !rempty) begin
		raddr <= raddr + {{(AW-1){1'b0}},1'b1};
	end
end
always @(posedge clk or negedge rst_n) begin
	if(!rst_n) begin
		cnt <= {(AW+1){1'b0}};
	end
	else  begin
		case({winc,rinc})
			2'b10:
				cnt <= cnt +{{(AW+1){1'b0}},1'b1};
			2'b01:
				cnt <= cnt -{{(AW+1){1'b0}},1'b1};
			default :
				cnt <= cnt ;
		endcase
	end
end
always @(posedge clk or negedge rst_n) begin
	if(!rst_n) begin
		wfull <=1'b0;
	end
	else begin
		wfull <= cnt == DEPTH ;
	end
end
always @(posedge clk or negedge rst_n) begin
	if(!rst_n) begin
		rempty <=1'b0;
	end
	else begin
		rempty <= cnt ==  {(AW+1){1'b0}} ;
	end
end
dual_port_RAM  #( .DEPTH(DEPTH),
	.WIDTH(WIDTH))U_DUAL_PORT_RAM(
	 .wclk(clk)
	,.wenc(winc & !wfull)
	,.waddr(waddr)  //深度对2取对数，得到地址的位宽。
	,.wdata(wdata)      	//数据写入
	,.rclk(clk)
	,.renc(rinc & !rempty)
	,.raddr(raddr)  //深度对2取对数，得到地址的位宽。
	,.rdata(rdata) 		//数据输出
);
endmodule