豪威科技数字IC设计工程师面经

拷打很细，整理下面经攒攒人品！axi：1️⃣说明dut架构2️⃣w通道为什么没有乱序3️⃣w通道可以提前于aw传输吗4️⃣各个通道都有哪些feature5️⃣interleaving怎么验证6️⃣vip如何设置outstanding的riscv：1️⃣cpu微架构2️⃣数据冒险/控制冒险及解决方法八股：1️⃣蕴含和非交叠蕴含2️⃣virtual sequence和sequence区别3️⃣task和function区别

验证项目拷打八股1.monitor和scoreboard之间怎么通信？2.’h0到hF十六个数，一个信号，取值为h0,h4,hF的概率为30%，其他数出现的概率总和为10%，怎么做随机化。3.指定两个值，怎么做覆盖率收集。4.axi的outstanding是什么，有什么意义？5.outstanding的数量是越多越好吗，举例说明。6.建立时间和保持时间是什么。7.做过跨时钟域吗？8.跨时钟域怎么验证?9.如果不用特殊工具，就用常规验证框架，可以做跨时钟域验证吗?10.项目用到了断言，a拉高三个时钟后b信号拉高怎么写断言?11.DFT相关，xx向量和验证有什么关系?

攒攒人品！有面试过同岗的朋友欢迎评论区交流1.项目拷打2. 你有做过 System Verilog、Verilog 相关的动手编程练习吗？3. 动态数组和哈希数组是什么差异？4. 什么时候用哈希搜索，什么时候用动态搜索？5. virtual interface 和普通的 interface 有什么差异？没有 virtual interface 是否无法实现相关功能？6. System Verilog 中 旗语 是什么意思？一般用在什么场景？7. UVM 中 virtual sequence 和普通的 sequence 有什么差异？为什么叫 virtual sequence？8. UVM 的启动接口是什么？在 TB 中调用 run_test 后，如何触发整个 UVM 平台执行？9. run_test 在哪个 phase 里面开始执行？UVM 的 phase 分为哪些子 phase，又可分为哪几组？10. EDA 工具 VCS 是通过什么途径获取的？有使用它跑过仿真、查看过波形吗？11. AXI 协议中，如何保障多主机访问之间的 order（顺序）？12. AXI 协议中，乱序接收的适用场景和不适用场景分别是什么？13. AXI 协议中关于 order（顺序）是怎么规定的？

发一下问题给大家参考，攒攒人品！1. 项目拷打2. 你这个AXI bridge的IP用的是什么样的验证方式？是用的VIP还是自己搭的UVC？3. 能简单介绍一下你整个环境搭建的流程吗？4. 你的VIP是通过什么样的方式集成到环境里的？集成的步骤是怎样的？你做了哪些配置？比如从最顶层到下面做了哪些配置？5. 你是通过什么样的方式把这些IO传到你的环境里的？6. 那你config的具体用法是怎样的？（追问了具体语法和参数含义）7. 你的这个模块主要做了哪些？主要拆分了哪些功能测试点？8. 以outstanding为例，你是如何构造这个case去验证它的outstanding功能？9. 你配置了哪些参数？可以具体描述一下吗？10. 这个outstanding depth是在哪里配置的？11. 它的读写通道的outstanding是一起配置的还是单独配置的？12. 你怎么确定你配置的outstanding depth是有效的？通过波形怎么看？13. 一笔burst返回是通过什么信号去判断的？写数据通道1个burst的最后一个beat，wvalid和wready会握手成功，wlast会拉高，写burst结束是bvalid和bready握手成功，读burst结束是rvalid和rready握手成功并且rlast拉高。14. 描述一下你刚刚那个回答（关于判断outstanding depth）。15. 在这个协议中，我们有严格的要求valid和ready有个先后关系吗？16. 回到这个环境的本身，你的sequence中的数据是通过什么，就是和driver之间的一个握手的逻辑，能简单描述一下吗？