题解 | #根据状态转移表实现时序电路#

`timescale 1ns/1ns

module seq_circuit(
      input                A   ,
      input                clk ,
      input                rst_n,
 
      output   wire        Y   
);
    reg [1:0]cs;
    reg [1:0]ns;
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            cs <= 0;
        else
            cs <= ns;
    end

    always@(*)begin
        if(A == 0)
            begin
                case(cs)
                    2'b00: ns = 2'b01;
                    2'b01: ns = 2'b10;
                    2'b10: ns = 2'b11;
                    2'b11: ns = 2'b00;
                endcase
            end
        else
            begin
                case(cs)
                    2'b00: ns = 2'b11;
                    2'b01: ns = 2'b00;
                    2'b10: ns = 2'b01;
                    2'b11: ns = 2'b10;
                endcase
            end
    end

    assign Y = (cs == 2'b11)?1'b1:1'b0;
endmodule