`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n) if(!rst_n) c <= 0; else begin case(select) 2'd0: c = a; 2'd1: c = b; 2'd2: c = a + b; 2'd3: c = a - b; defaul...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0] d_reg; always@(posedge clk or negedge rst) if(!rst) begin d_reg <= 0; validout <= 0; out <= 0; end else begin case...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [2:0] state; reg [7:0] d_reg; // always@(posedge clk or negedge rst) // if(!rst) // current_state <= 3'd0; // else // current_state <= ...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// //奇校验：连续异或的结果 wire odd; assign odd = ^bus; assign check = sel ? odd : ~odd; //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg q0; always@(posedge clk or negedge rst) if(!rst) q0 <= 0; else q0 <= data ? ~q0 : q0; always@(posedge clk or negedge rst) if(!rst) q <= 0; else q <= q0 ? ~q : q; //**********...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// assign mux_out = sel[1] ? (sel[0] ? d0 : d1) : (sel[0] ? d2 : d3); //*************code***********// endmodule

`timescale 1ns/1ns module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c ); //c=12*a+5*b=8a+4a+4b+b reg [8:0] a1,b1,c1; // assign a1={5'b0,a}; // assign b1={5'b0,b}; // assign c= (a1<<3)+(a1<<2)+(b1<<2)+b; always@(posedge clk or negedge rst_n) if(...

`timescale 1ns/1ns module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, output clk_out ); //占空比50%，奇数倍分频 --> 上升沿上升，dividor/2个时钟周期后，下降沿下降 reg pos_flag,neg_flag; reg [$clog2(dividor-1):0] cnt; always@(posedge clk_in or negedge rst_n) if(!rst_n) cnt <= 0; else cnt <= (cnt==...

`timescale 1ns/1ns module lcm#( parameter DATA_W = 8) ( input [DATA_W-1:0] A, input [DATA_W-1:0] B, input vld_in, input rst_n, input clk, output wire [DATA_W*2-1:0] lcm_out, output wire [DATA_W-1:0] mcd_out, output reg vld_out ); //核心问题是求最大公约数-->辗转相减法 reg [DATA_W-1:0] A_reg; reg [DATA_W-1:0] B_re...

`timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input [9:0]money, input set, input boost, output reg[9:0]remain, output reg yellow, output reg red ); //remain信号 always@(posedge clk or negedge rst_n) if(!rst_n) remain <= 0; else if(set) remain <= remain + mo...

`timescale 1ns/1ns module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); //用状态机处理： reg [2:0] current_state,next_state; always@(posedge clk or negedge rst_n) if(!rst_n) current_state <=...

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); /************************我的回答********************************************/ //用组合逻辑出结果比较快 //我把相加放到了组合逻辑里，答案比参考答案早了一个周期，直接给我判错了 //...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); //这道题主要就是找规律 always@(posedge clk or negedge rst_n) if(!rst_n) Q <= 0; else Q <= {~Q[0],Q[3:1]}; endmodule

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); //从图中可以看出是伪双端口RAM parameter DEPTH = 256; parameter WIDTH = 4; reg [WIDTH-1:0] FRAM [DEPTH-1:0]; always@(posedge c...