莫奈_ - 个人主页刷题动态

VL33	非整数倍数据位宽转换8to12	2024-04-15	答案正确	< 1ms	0K	Verilog	题解
VL32	非整数倍数据位宽转换24to128	2024-04-12	答案正确	< 1ms	0K	Verilog	题解
VL32	非整数倍数据位宽转换24to128	2024-04-12	答案正确	< 1ms	0K	Verilog	题解
VL31	数据累加输出	2024-04-10	答案正确	< 1ms	0K	Verilog	题解
VL30	数据串转并电路	2024-04-09	答案正确	< 1ms	0K	Verilog	题解
VL29	信号发生器	2024-04-07	答案正确	< 1ms	0K	Verilog	题解
VL28	输入序列不连续的序列检测	2024-04-03	答案正确	< 1ms	0K	Verilog	题解
VL27	不重叠序列检测	2024-04-03	答案正确	< 1ms	0K	Verilog	题解
VL26	含有无关项的序列检测	2024-04-03	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2024-04-03	答案正确	< 1ms	0K	Verilog	题解
234351	边沿检测	2024-04-01	答案正确	< 1ms	0K	Verilog	题解
234350	ROM的简单实现	2024-03-29	答案正确	< 1ms	0K	Verilog	题解
234316	根据状态转移图实现时序电路	2024-03-27	答案正确	< 1ms	0K	Verilog	题解
234316	根据状态转移图实现时序电路	2024-03-27	答案正确	< 1ms	0K	Verilog	题解
234316	根据状态转移图实现时序电路	2024-03-27	答案正确	< 1ms	0K	Verilog	题解
234315	根据状态转移表实现时序电路	2024-03-27	答案正确	< 1ms	0K	Verilog	题解
234314	数据选择器实现逻辑电路	2024-03-26	答案正确	< 1ms	0K	Verilog	题解
234312	使用3-8译码器①实现逻辑函数	2024-03-26	答案正确	< 1ms	0K	Verilog	题解
234311	实现3-8译码器①	2024-03-23	答案正确	< 1ms	0K	Verilog	题解
234313	用3-8译码器实现全减器	2024-03-22	答案正确	< 1ms	0K	Verilog	题解

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