`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg[2:0]cnt; //计数器 //当计数器计数到5时归零 always@(posedge clk or negedge rst_n) if(!rst_n) cnt <= 3'd0; else if((valid_a)&&(cnt < 3'd5)) cnt &l...