````timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// localparam IDLE = 0, HALF = 1, ONE = 2, ONE_HALF = 3, TWO = 4, TWO_HALF = 5, THREE =6; reg[2:0] curr_state...

````timescale 1ns/1ns //注意clk_out4的翻转 module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg[1:0]cnt; reg clk_out2_tmp; reg clk_out4_tmp; reg clk_out8_tmp; always @(posedge clk_in or negedge rst)b...

````timescale 1ns/1ns //本题注意一个细节，要求输出寄存一拍，所以输出状态用curr_state（很关键） //用next_state下一拍出结果 module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// localparam IDLE = 0, S1 = 1, S2 = 2, S3 = 3, S4 = 4; reg[2:0]curr_state,next_state; alwa...

````timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// localparam IDLE = 0, S1 = 1, S2 = 2, S3 = 3, S4 = 4, S5 = 5; reg[2:0]curr_state,next_state; always @(posedge clk or negedge rst)begin if(~rst)begin cur...

````timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg flag; reg[15:0] data_cache; always @(posedge clk or negedge rst_n)begin if(~rst_n) flag <= 0; else if(valid_in) flag <= ~flag; end ...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out  ); reg[1:0]cnt; reg[11:0]data_cache; always @(posedge clk or negedge rst_n)begin if(~rst_n) cnt <= 0; else if(valid_in && cnt == 2) cnt...

`timescale 1ns/1ns  module width_8to12(     input                    clk         ,        input     ...

`timescale 1ns/1ns module s_to_p( input  clk  ,    input  rst_n , input valid_a , input   data_a ,     output reg  ready_a ,   output reg valid_b , output  reg [5:0]  data_b );     reg[2:0]cnt; &...

````timescale 1ns/1ns //该题意思不明确，刚刚进入三角波时，为下降趋势，所以注意down设置为1 module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg[4:0]cnt; reg down; always @(posedge clk or negedge rst_n)begin if(~rst_n)begin wave <= 0; cnt <= 0; down <= 1; end else begin cas...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); //解法一 /*若array_out=1,说明array里的数据完全换成 新数据，此时新来的数据必须放在低位 该法把移位寄存器当成了计数器，比较新颖 */  reg[5:0]array; reg array_out; always @(posedge clk or negedge rst_n) if(~rst_n)begin array <= 6'd...

`timescale 1ns/1ns module sequence_detect(     input clk,     input rst_n,     input a,     output reg match     );          /*reg [7:0]a_tmp;     always @(posedge c...

``` j`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); /*reg [7:0]a_tmp; always @(posedge clk or negedge rst_n) if(~rst_n) match <= 1'b0; else if(a_tmp == 8'b01110001) match <= 1'b1; else match <= 1'b0; always @(posedge clk or negedge rst_n)begi...