`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0]num; always @(posedge clk or negedge rst_n) if (!rst_n) begin zero <= 1'd0; end else if (num == 4'd0) begin zero <= 1'b1; end else begin zero <= 1'b0; end always @...

`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); //脉冲电平转换 reg data_level ,data_level1,data_level2,data_level3; always@(posedge clk_fast or negedge rst_n)begin if(~rst_n)begin data_level <= 0; end else begin data_level <= ...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); reg[3:0] data_temp ;//先在A时钟域缓存总是没错的 reg data_en_a ; always@(posedge clk_a or negedge arstn)begin if(~arstn)begin data_en_a <= 0; data_temp <=...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// //87/10，周期计数法，即输入87周期clk_in，出10周期clk_out。 //8.7在8和9 之间...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// //上升沿和下降沿，两个非占空比50%的来做一下或,如果不使用下降沿的话就是和时钟去借半个周期，就是和时钟或 reg [3:0]cnt ; always@(posedge clk_in or negedge rst)begin if(~rst)begin cnt <= 0; end else if(cnt == 6) begin...

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// parameter S0=0, S0_5=1, S1=2, S1_5=3, S2=4, S2_5=5, S3=6; reg[2:0] state, nstate; always@(posedg...

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// //级联触发器就行，不用想的太复杂。 reg clk_out2_r,clk_out4_r,clk_out8_r; assign clk_out2 = clk_out2_r ; assign clk_out4 = clk_out4_r; assign c...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// //重叠就是检测完不会到初始态 //非重叠就是回到初始态！！！ parameter S0 = 0,S1 = 1,S2=2,S3=3,S4=4; reg [2:0]state ,next_state; always@(posedge clk or negedge rst)begin if(~rst)begin...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg flag; reg [7:0]data_lock; always@(posedge clk or negedge rst_n)begin if(~rst_n) data_lock <= 8'd0; else if(valid_in && ~flag) dat...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); //存3出2，先存1个，再输出2个 reg [1:0]cnt; reg [7:0]data_lock; always@(posedge clk or negedge rst_n)begin if(~rst_n)begin cnt <= 0; end else if(valid_in...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); //十六拍出3个数据 reg [3:0]cnt ; always@(posedge clk or negedge rst_n)begin if(~rst_n)begin cnt <= 0; end else if(valid_in)begin if(cnt == 15)b...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); reg [1:0] data_cnt; assign ready_a = !valid_b | ready_b;//下游准备好了或者上游来的数据还没接完，就可以告诉上有我还可以接 always @(posedge clk or ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0]shift_reg; always@(posedge clk or rst_n)begin if(~rst_n)begin shift_reg <= 8'd0; end else begin shift_reg <= {shift_reg[6:0],a}; end end always@(posedge clk or negedge rst_n)begin if(~rst_n...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0]C ; assign S[0] = A_in[0] ^ B_in[0] ^ C_1; assign S[1] = A_in[1] ^ B_in[1] ^ C[0]; assign S[2] = A_in[2] ^ B_in[2] ^ C[1]; assign S[3] = A_in[3] ^ B_in[3] ^ C[2]; assi...