之前是做fpga的，找IC实习大厂没找到，只有小厂的，值得去吗，还是在实验室接着做fpga准备秋招呢？

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_in_reg; wire data_and; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin data_in_reg <= 0; data_out <= 0; end else begin data_in_reg <= data_in; data_out <= data_and; end en...

很简单的题目，缓存序列，判断前三位和后三位是否符合要求即可。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] sequence; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin sequence <= 9'b0; end else begin sequence <= {sequence[7:0],a}; end end always @(pos...