时钟是不是越稳定越好，如果时序域量足够，是否可以容忍时钟的质

skew:一个源时钟产生的时钟信号不可能同时到达所有触发器，到达时间取决于不同路径、耦合电容、PVT jitter:在产生时钟设备处PLL，考虑到串扰、电磁干扰或PLL特性等因素 在同步设计中，预布局时建立时间需要考虑jitter和skew，保持需要考虑skew，而异步设计保持也需要考虑jitter；后布局中，除了同步设计不需要考虑，其他都要考虑jitter，因为布局布线已确定skew也已经确定