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在设计顶层时序约束时，set_input_delay约束的主

[单选题]
在设计顶层时序约束时，set_input_delay约束的主要作用是？ 
  • 定义芯片输出端口到外部负载的延迟
  • 建模外部信号到达输入端口的时间
  • 约束内部组合逻辑的最大传播延迟
  • 指定时钟信号的最小脉冲宽度
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STA
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