2025 Day 10 ~ 11 【Verilog进阶挑战-01序列检测】

完成项目：
Day 10完成: LV25 序列检测、LV26 含有无关项的序列检测
Day 10学习: 序列检测的两种实现方式: (1)FSM、(2)shift registers
Day 11完成: LV27 不重迭序列检测、LV28 输入序列不连续的序列检测
Day 11学习: shift registers实现序列检测的方法、counter于FSM中的应用(count = 0于rst release时同时+1)

(LV25较单纯，画出FSM即可、LV26需要在LV25的基础上，详细思考3'bXXX对S6/S7/S8的输入为3'b001时的跳转状态、LV27尝试使用shift_registers的方法实现、LV28只是LV25加了一个data_valid的条件，这些题目几乎都有实际验证输出match/not_match比题目给的波形图提早了一个cycle的问题)