java选手搞verilog被难住
有没有verilog大佬出来救命,我搞的dds信号发生器,系统时钟50m,dac二分频25m,然后12bit4096个点,高频失真,在100k后面就变成锯齿了
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少糖去冰的小师弟很沉...:才550养生呢
多投就行,同大二已经沟通2200➕了
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07-13 10:24
广州南方学院 运营 
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