2025 Day 15 【Verilog进阶挑战-02时序逻辑 LV5~8】

完成项目：
Day 15完成: LV33 非整数倍数据位宽转换8to12、LV34 整数倍数据位宽转换8to16、LV35 状态机-非重迭的序列检测、LV36 状态机-重迭序列检测
Day 15学习: shift registers、FSM的实现

(LV33与LV32概念完全相同只是改了bitwidth、LV34用shift register即可、LV35用VCS模拟会出现与此处不同的模拟结果，为了尽量符合现实，用VCS模拟时在posedge clk瞬间要加上一点点delay之后跳变。且此题的非重迭仍然可以有不同解释但最后都对的情况、LV36要注意的陷阱是相较LV35，flag会晚一拍输出)
2025-02-28
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